AKM AK5701KN 仕様

[AK5701]

MS0404-J-04 2015/10

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概要

AK5701はポータブルオーディオ機器用に開発された低電圧16bit A/Dコンバータです。AK5701は、マ

イクアンプおよびALC(Auto Level Control)回路を内蔵していますので、マイク等を使用するアプリケー

ションには最適です。内蔵のPLLは携帯電話のベースバンドクロック等に対応しており、DSPとの接続

が容易です。AK5701は24pin QFNパッケージを採用しておりますので、機器の小型化には最適です。

特長

1. 分解能: 16bits

2. 録音機能

- ステレオ2入力セレクタ

- 差動入力 or シングルエンド入力

- マイク用ゲインアンプ内蔵 (+30dB/+15dB or 0dB)

- 入力レベル: 1.8Vpp@VA=3.0V (= 0.6 x AVDD)

- ADC特性: S/(N+D): 78dB, DR, S/N: 89dB@MGAIN=0dB

S/(N+D): 77dB, DR, S/N: 87dB@MGAIN=+15dB

S/(N+D): 72dB, DR, S/N: 77dB@MGAIN=+30dB

- オフセットキャンセル用HPF内蔵 (fc=3.4Hz@fs=44.1kHz)

- Digital ALC (Automatic Level Control) 回路内蔵

(+36dB  54dB, 0.375dB Step, Mute)

3. サンプリング周波数:

- PLL Slave Mode (EXLRCK pin): 7.35kHz  48kHz

- PLL Slave Mode (EXBCLK pin): 7.35kHz  48kHz

- PLL Slave Mode (MCKI pin):

8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz

- PLL Master Mode:

8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz

- EXT Master/Slave Mode:

7.35kHz  48kHz (256fs), 7.35kHz  26kHz (512fs), 7.35kHz  13kHz (1024fs)

4. PLL入力周波数:

- MCKI pin:

27MHz, 26MHz, 24MHz, 19.2MHz, 13.5MHz, 13MHz, 12.288MHz, 12MHz,

11.2896MHz

- EXLRCK pin: 1fs

- EXBCLK pin: 32fs/64fs

5. マスタ／スレーブモード

6. オーディオインタフェースフォーマット: MSB First, 2’s compliment

- DSP Mode, 16bit前詰め, I

2

S

7. シリアルPインタフェース: 3線シリアル

8. 電源電圧:

- AVDD: 2.4  3.6V

- DVDD: 1.6  3.6V

9. 消費電流: 8mA

10. AK5701VN: Ta = 30  85C

AK5701KN: Ta = 40  85C

11. パッケージ : 24-pin QFN (4mm x 4mm)

12. AEC-Q100 Qualified (AK5701KN)

PLL & MIC-AMP内蔵16-Bit  Stereo ADC

AK5701

[AK5701]

MS0404-J-04 2015/10

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■ ブロック図

LIN1

VCOM

AVDD

AVSS

RIN1

VCOC

MCKI

SDTO

BCLK

LRCK

DVDD

ADC

MIX

Audio I/F

Controller

PLL

PDN

S

E

L

MCKO

EXLRCK

EXBCLK

EXSDTI

Control

Register

CSN

CCLK

CDTI

S

E

L

LIN2

RIN2

ALC

or

IVOL

MPWR

DVSS

CSP

HPF

Figure 1. ブロック図

[AK5701]

MS0404-J-04 2015/10

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■ オーダリングガイド

AK5701VN 30  +85C 24-pin QFN (0.5mm pitch)

AK5701KN 40  +85C 24-pin QFN (0.5mm pitch)

AKD5701 AK5701用評価ボード

■ ピン配置

MPWR

RIN2

LIN2

RIN1

LIN1

VCOC

PDN

CSN

CCLK

CDTI

MCKI

EXBCLK

VCOM

AVSS

AVDD

DVDD

DVSS

BCLK

EXLRCK

EXSDTI

MCKO

CSP

SDTO

LRCK

AK5701

Top View

19

20

21

22

23

24

18

17

16

1

12

11

10

9

8

7

15

14

13

2

3

4

5

6

■ AK5355VNとの比較

項目

AK5355VN

AK5701

入力セレクタ

なし

あり

入力ゲイン

+15dB/0dB

+30dB/+15dB/0dB

マイクバイアス

なし

あり

ALC

なし

あり

モノラルマイクモード

なし

あり

オーディオI/Fフォーマット

Left justified, I

2

S

DSP Mode, Left justified, I

2

S

PLL

なし

あり

マスタモード

なし

あり

出力データ切替

なし

あり

シリアルコントロール

なし

あり

電源電圧

2.1  3.6V

AVDD=2.4  3.6V

DVDD=1.6  3.6V

パッケージ

20-pin QFN (4.2mm x 4.2mm)

24-pin QFN (4mm x 4mm)

動作環境温度

40  +85C

AK5701VN : 30  +85C

AK5701KN : 40  +85C

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ピン／機能

No.

Pin Name

I/O

Function

1

VCOM

O

コモン電圧出力ピン, 0.5 x AVDD

ADC入力のバイアス電圧です。

2

AVSS

-

アナロググランドピン

3

AVDD

-

アナログ電源ピン

4

DVDD

-

ディジタル電源ピン

5

DVSS

-

ディジタルグランドピン

6

BCLK

O

オーディオシリアルクロック出力ピン

7

LRCK

O

入出力チャネルクロック出力ピン

8

SDTO

O

オーディオシリアルデータ出力ピン

9

CSP

I

チップセレクト極性設定ピン

“H”: CSN pin = “H” active, C1-0 = “01”

“L”: CSN pin = “L” active, C1-0 = “10”

10

MCKO

O

マスタクロック出力ピン

11

EXSDTI

I

外部オーディオシリアルデータ入力ピン

12

EXLRCK

I

外部入出力チャネルクロック入力ピン

13

EXBCLK

I

外部オーディオシリアルクロック入力ピン

14

MCKI

I

外部マスタクロック入力ピン

15

CDTI

I

コントロールデータ入力ピン

16

CCLK

I

コントロールクロック入力ピン (CSP pin = “H”のとき内部プルダウン)

17

CSN

I

チップセレクトピン

18

PDN

I

パワーダウンモードピン

“H”: パワーアップ

“L”: パワーダウン、リセット、コントロールレジスタの初期化

19

MPWR

O

マイク用電源供給ピン

20

RIN2

I

Rchアナログ入力2ピン

(MDIF2 bit = “0”)

RIN+

I

Rch差動非反転入力ピン

(MDIF2 bit = “1”)

21

LIN2

I

Lchアナログ入力2ピン

(MDIF2 bit = “0”)

RIN

I

Rch差動反転入力ピン

(MDIF2 bit = “1”)

22

RIN1

I

Rchアナログ入力1ピン

(MDIF1 bit = “0”)

LIN

I

Lch差動反転入力ピン

(MDIF1 bit = “1”)

23

LIN1

I

Lchアナログ入力1ピン

(MDIF1 bit = “0”)

LIN+

I

Lch差動非反転入力ピン

(MDIF1 bit = “1”)

24

VCOC

O

PLLのループフィルタ用出力ピン

AVSSとの間に抵抗とコンデンサをシリーズ接続して下さい。

Note 1. アナログ入力ピン (LIN1, RIN1, LIN2, RIN2)以外のすべての入力ピンはフローティングにしてはいけ

ません。

■ 使用しないピンの処理について

使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。

区分

ピン名

設定

Analog

MPWR, VCOC, LIN1/LIN+, RIN1/LIN,

LIN2/RIN, RIN2/RIN+

オープン

Digital

BCLK, LRCK, SDTO, MCKO

オープン

MCKI, EXBCLK, EXLRCK, EXSDTI

DVSSに接続

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絶対最大定格

(AVSS, DVSS=0V; Note 2)

Parameter

Symbol

Min.

Max.

Unit

Power Supplies:

Analog

AVDD

0.3

4.6

V

Digital

DVDD

0.3

4.6

V

|AVSS – DVSS| (Note 3)

GND

-

0.3

V

Input Current, Any Pin Except Supplies

IIN

-

10

mA

Analog Input Voltage (Note 4)

VINA

0.3

AVDD+0.3

V

Digital Input Voltage (Note 5)

VIND

0.3

DVDD+0.3

V

Ambient Temperature

AK5701VN

Ta

30

85

C

(powered applied)

AK5701KN

Ta

40

85

C

Storage Temperature

Tstg

65

150

C

Note 2. 電圧はすべてグランドピンに対する値です。

Note 3. AVSSとDVSSは同じアナロググランドに接続して下さい。

Note 4. LIN1/LIN+, RIN1/LIN, LIN2/RIN, RIN2/RIN+ pins

Note 5. PDN, CSN, CCLK, CDTI, CSP, MCKI, EXSDTI, EXLRCK, EXBCLK pins

注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、通常の動作は保証

されません。

推奨動作条件

(AVSS, DVSS=0V; Note 2)

Parameter

Symbol

Min.

Typ.

Max.

Unit

Power Supplies

Analog

AVDD

2.4

3.0

3.6

V

(Note 6)

Digital

DVDD

1.6

3.0

AVDD

V

Note 2. 電圧はすべてグランドピンに対する値です。

Note 6. AVDD, DVDDの電源立ち上げシーケンスを考慮する必要はありません。AVDDだけをOFFした場合、

DVDDのリーク電流が増加する可能性があります。DVDDをOFFする場合はAVDDもOFFしてください。

注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分

ご注意下さい。

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アナログ特性

(Ta=25C; AVDD, DVDD=3.0V; AVSS=DVSS=0V; PLL Master Mode; MCKI=12MHz, fs=44.0995kHz, BCLK=64fs;

Signal Frequency=1kHz; 16bit Data; Measurement frequency=20Hz  20kHz; unless otherwise specified)

Parameter

Min.

Typ.

Max.

Unit

MIC Amplifier: LIN1, RIN1, LIN2, RIN2 pins; MDIF1 = MDIF2 bits = “0” (Single-ended inputs)

Input

Resistance

MGAIN1-0 bits = “00”

40

60

80

k

MGAIN1-0 bits = “01” or “10”

20

30

40

k

Gain

MGAIN1-0 bits = “00”

-

0

-

dB

MGAIN1-0 bits = “01”

-

+15

-

dB

MGAIN1-0 bits = “10”

-

+30

-

dB

MIC Amplifier: LIN+, LIN, RIN+, RIN pins; MDIF1 = MDIF2 bits = “1” (Full-differential input)

Input Voltage (Note 7)

MGAIN1-0 bits = “01”

-

0.37

Vpp

MGAIN1-0 bits = “10”

-

0.066

Vpp

MIC Power Supply: MPWR pin

Output Voltage (Note 8)

2.02

2.25

2.48

V

Load Resistance

0.5

-

k

Load Capacitance

-

30

pF

ADC Analog Input Characteristics: LIN1/RIN1/LIN2/RIN2 pins (Single-ended inputs)  ADC  IVOL,

MGAIN=+15dB, IVOL=0dB, ALC=OFF

Resolution

-

16

Bits

Input Voltage (Note 9)

MGAIN=+30dB

-

0.057

-

Vpp

MGAIN=+15dB

0.27

0.32

0.37

Vpp

MGAIN=0dB

1.53

1.80

2.07

Vpp

S/(N+D) (0.5dBFS) (Note 10)

67

77

-

dB

D-Range (60dBFS, A-weighted) (Note 11)

79

87

-

dB

S/N (A-weighted) (Note 11)

79

87

-

dB

Interchannel Isolation (Note 12)

80

90

-

dB

Interchannel Gain Mismatch

MGAIN=+30dB

-

0.2

-

dB

MGAIN=+15dB

-

0.2

1.0

dB

MGAIN=0dB

-

0.2

0.5

dB

Power Supplies:

Power Supply Current: AVDD+DVDD

Power Up (PDN pin = “H”) (Note 13)

-

8

12

mA

Power Down (PDN pin = “L”) (Note 14)

-

1

20

A

Note 7. プラス入力ピンとマイナス入力ピンの差分です。ACカップリングコンデンサを各入力ピンにシリー

ズに接続して下さい。MGAIN1-0 bits = “00”のとき差動入力は使用禁止です。LIN+, LIN, RIN+, RIN pin

の最大入力電圧はそれぞれAVDDに比例します。Vin = |(L/RIN+)  (L/RIN)| = 0.123 x AVDD

(max)@MGAIN1-0 bits = “01”, 0.022 x AVDD (max)@MGAIN1-0 bits = “10”.

この電圧を越える信号が入力された場合、ADCの動作は保証できません。

Note 8. 出力電圧はAVDDに比例します。Vout = 0.75 x AVDD (typ)。

Note 9. 入力電圧はAVDDに比例します。Vin = 0.107 x AVDD (typ)@MGAIN1-0 bits = “01” (+15dB), Vin = 0.6 x

AVDD(typ)@MGAIN1-0 bits = “00” (0dB)

Note 10. 78dB(typ)@MGAIN=0dB, 72dB(typ)@MGAIN=+30dB

Note 11. 89dB(typ)@MGAIN=0dB, 77dB(typ)@MGAIN=+30dB

Note 12. 100dB(typ)@MGAIN=0dB, 80dB(typ)@MGAIN=+30dB

Note 13. PLL Master Mode (MCKI=12MHz)で、PMADL = PMADR = PMVCM = PMPLL = PMMP = M/S bits = “1”,

MCKO = “0”の場合です。このとき、MPWR pinの出力電流は0mAです。

AVDD=6.4mA(typ), DVDD=1.6mA(typ).

EXT Slave Mode (PMPLL = M/S = MCKO bits = “0”)の場合: AVDD=5.7mA(typ), DVDD=1.3mA(typ).

Bypass Mode (THR bit = “1”, PMADL = PMADR = M/S bits = “0”), fs=8kHzの場合: AVDD=1A(typ),

DVDD=150A(typ).

Note 14. 全てのディジタル入力ピンをDVDDまたはDVSSに固定した時の値です。

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フィルタ特性

(Ta=25C; AVDD=2.4  3.6V; DVDD=1.6  3.6V; fs=44.1kHz)

Parameter

Symbol

Min.

Typ.

Max.

Unit

ADC Digital Filter (Decimation LPF):

Passband (Note 15)

0.1dB

PB

0

-

17.4

kHz

1.0dB

-

20.0

-

kHz

3.0dB

-

21.1

-

kHz

Stopband (Note 15)

SB

25.7

-

kHz

Passband Ripple

PR

-

0.1

dB

Stopband Attenuation

SA

65

-

dB

Group Delay (Note 16)

GD

-

18

-

1/fs

Group Delay Distortion

GD

-

0

-

s

ADC Digital Filter (HPF): HPF1-0 bits = “00”

Frequency Response (Note 15)

3.0dB

FR

-

3.4

-

Hz

0.5dB

-

10

-

Hz

0.1dB

-

22

-

Hz

Note 15. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。

例えば、PB=20.0kHz(@1.0dB)は0.454 x fsです(ADC)。各応答は1kHzを基準にします。

Note 16. ディジタルフィルタによる遅延演算で、アナログ信号が入力されてから両チャネルの16ビットデー

タが出力レジスタにセットされるまでの時間です。

DC特性

(Ta=25C; AVDD=2.4  3.6V; DVDD=1.6  3.6V)

Parameter

Symbol

Min.

Typ.

Max.

Unit

High-Level Input Voltage

Except CSP pin; 2.2V DVDD 3.6V

VIH

70DVDD

-

V

Except CSP pin; 1.6V DVDD <2.2V

VIH

80DVDD

-

V

CSP pin

VIH

90DVDD

-

V

Low-Level Input Voltage

Except CSP pin; 2.2V DVDD 3.6V

VIL

-

30DVDD

V

Except CSP pin; 1.6V DVDD <2.2V

VIL

-

20DVDD

V

CSP pin

VIL

-

10DVDD

V

High-Level Output Voltage

(Iout= 200A)

VOH

DVDD0.2

-

V

Low-Level Output Voltage

(Iout= 200A)

VOL

-

0.2

V

Input Leakage Current (Note 17)

Iin

-

10

A

Note 17. CSP pin = “H”のとき、CCLK pinは内部でプルダウンされています(typ. 100k)。

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スイッチング特性

(Ta=25C; AVDD=2.4  3.6V; DVDD=1.6  3.6V; C

L

=20pF)

Parameter

Symbol

Min.

Typ.

Max.

Unit

PLL Master Mode (PLL Reference Clock = MCKI pin)

MCKI Input Timing

Frequency

fCLK

11.2896

-

27

MHz

Pulse Width Low

tCLKL

0.4/fCLK

-

ns

Pulse Width High

tCLKH

0.4/fCLK

-

ns

MCKO Output Timing

Frequency

fMCK

0.2352

-

12.288

MHz

Duty Cycle

Except 256fs at fs=32kHz, 29.4kHz

dMCK

40

50

60

%

256fs at fs=32kHz, 29.4kHz

dMCK

-

33

-

%

LRCK Output Timing

Frequency

Except DSP Mode 1

fs

7.35

-

48

kHz

DSP Mode 1 (Note 18)

fsd

14.7

-

96

kHz

DSP Mode: Pulse Width High

tLRCKH

-

tBCK

-

ns

Except DSP Mode: Duty Cycle

Duty

-

50

-

%

BCLK Output Timing

Period

BCKO1-0 bit = “01”

tBCK

-

1/(32fs)

-

ns

BCKO1-0 bit = “10”

tBCK

-

1/(64fs)

-

ns

Duty Cycle

dBCK

-

50

-

%

PLL Slave Mode (PLL Reference Clock = MCKI pin)

MCKI Input Timing

Frequency

fCLK

11.2896

-

27

MHz

Pulse Width Low

tCLKL

0.4/fCLK

-

ns

Pulse Width High

tCLKH

0.4/fCLK

-

ns

MCKO Output Timing

Frequency

fMCK

0.2352

-

12.288

MHz

Duty Cycle

Except 256fs at fs=32kHz, 29.4kHz

dMCK

40

50

60

%

256fs at fs=32kHz, 29.4kHz

dMCK

-

33

-

%

EXLRCK Input Timing

Frequency

fs

7.35

-

48

kHz

DSP Mode: Pulse Width High

tLRCKH

tBCK60

-

1/fs  tBCK

ns

Except DSP Mode: Duty Cycle

Duty

45

-

55

%

EXBCLK Input Timing

Period

tBCK

1/(64fs)

-

1/(32fs)

ns

Pulse Width Low

tBCKL

0.4 x tBCK

-

ns

Pulse Width High

tBCKH

0.4 x tBCK

-

ns

PLL Slave Mode (PLL Reference Clock = EXLRCK pin)

EXLRCK Input Timing

Frequency

fs

7.35

-

48

kHz

DSP Mode: Pulse Width High

tLRCKH

tBCK60

-

1/fs  tBCK

ns

Except DSP Mode: Duty Cycle

Duty

45

-

55

%

EXBCLK Input Timing

Period

tBCK

1/(64fs)

-

1/(32fs)

ns

Pulse Width Low

tBCKL

0.4 x tBCK

-

ns

Pulse Width High

tBCKH

0.4 x tBCK

-

ns

Note 18. サンプリング周波数は7.35kHz  48kHzです。

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MS0404-J-04 2015/10

- 9 -

Parameter

Symbol

Min.

Typ.

Max.

Unit

PLL Slave Mode (PLL Reference Clock = EXBCLK pin)

EXLRCK Input Timing

Frequency

fs

7.35

-

48

kHz

DSP Mode: Pulse Width High

tLRCKH

tBCK60

-

1/fs  tBCK

ns

Except DSP Mode: Duty Cycle

Duty

45

-

55

%

EXBCLK Input Timing

Period

PLL3-0 bits = “0010”

tBCK

-

1/(32fs)

-

ns

PLL3-0 bits = “0011”

tBCK

-

1/(64fs)

-

ns

Pulse Width Low

tBCKL

0.4 x tBCK

-

ns

Pulse Width High

tBCKH

0.4 x tBCK

-

ns

External Slave Mode

MCKI Input Timing

Frequency

256fs

fCLK

1.8816

-

12.288

MHz

512fs

fCLK

3.7632

-

13.312

MHz

1024fs

fCLK

7.5264

-

13.312

MHz

Pulse Width Low

tCLKL

0.4/fCLK

-

ns

Pulse Width High

tCLKH

0.4/fCLK

-

ns

EXLRCK Input Timing

Frequency

256fs

fs

7.35

-

48

kHz

512fs

fs

7.35

-

26

kHz

1024fs

fs

7.35

-

13

kHz

DSP Mode: Pulse Width High

tLRCKH

tBCK60

-

1/fs  tBCK

ns

Except DSP Mode: Duty Cycle

Duty

45

-

55

%

EXBCLK Input Timing

Period

tBCK

312.5

-

ns

Pulse Width Low

tBCKL

130

-

ns

Pulse Width High

tBCKH

130

-

ns

External Master Mode

MCKI Input Timing

Frequency

256fs

fCLK

1.8816

-

12.288

MHz

512fs

fCLK

3.7632

-

13.312

MHz

1024fs

fCLK

7.5264

-

13.312

MHz

Pulse Width Low

tCLKL

0.4/fCLK

-

ns

Pulse Width High

tCLKH

0.4/fCLK

-

ns

LRCK Output Timing

Frequency

fs

7.35

-

48

kHz

DSP Mode: Pulse Width High

tLRCKH

-

tBCK

-

ns

Except DSP Mode: Duty Cycle

Duty

-

50

-

%

BCLK Output Timing

Period

BCKO1-0 bit = “01”

tBCK

-

1/(32fs)

-

ns

BCKO1-0 bit = “10”

tBCK

-

1/(64fs)

-

ns

Duty Cycle

dBCK

-

50

-

%

[AK5701]

MS0404-J-04 2015/10

- 10 -

Parameter

Symbol

Min.

Typ.

Max.

Unit

Audio Interface Timing (DSP Mode)

Master Mode

LRCK “” to BCLK “” (Note 19)

tDBF

0.5 x tBCK  40

0.5 x tBCK

0.5 x tBCK + 40

ns

LRCK “” to BCLK “” (Note 20)

tDBF

0.5 x tBCK  40

0.5 x tBCK

0.5 x tBCK + 40

ns

BCLK “” to SDTO (BCKP bit = “0”)

tBSD

70

-

70

ns

BCLK “” to SDTO (BCKP bit = “1”)

tBSD

70

-

70

ns

Slave Mode

EXLRCK “” to EXBCLK “” (Note 19)

tLRB

0.4 x tBCK

-

ns

EXLRCK “” to EXBCLK “” (Note 20)

tLRB

0.4 x tBCK

-

ns

EXBCLK “” to EXLRCK “” (Note 19)

tBLR

0.4 x tBCK

-

ns

EXBCLK “” to EXLRCK “” (Note 20)

tBLR

0.4 x tBCK

-

ns

EXBCLK “” to SDTO (BCKP bit = “0”)

tBSD

-

80

ns

EXBCLK “” to SDTO (BCKP bit = “1”)

tBSD

-

80

ns

Audio Interface Timing (Left justified & I

2

S)

Master Mode

BCLK “” to LRCK Edge (Note 21)

tMBLR

40

-

40

ns

LRCK Edge to SDTO (MSB)

(Except I

2

S mode)

tLRD

70

-

70

ns

BCLK “” to SDTO

tBSD

70

-

70

ns

Slave Mode

EXLRCK Edge to EXBCLK “” (Note 21)

tLRB

50

-

ns

EXBCLK “” to EXLRCK Edge (Note 21)

tBLR

50

-

ns

EXLRCK Edge to SDTO (MSB)

(Except I

2

S mode)

tLRD

-

80

ns

EXBCLK “” to SDTO

tBSD

-

80

ns

Note 19. MSBS, BCKP bits = “00” or “11”

Note 20. MSBS, BCKP bits = “01” or “10”

Note 21. この規格値はEXLRCKのエッジとEXBCLKの “”が重ならないように規定しています。

[AK5701]

MS0404-J-04 2015/10

- 11 -

Parameter

Symbol

Min.

Typ.

Max.

Unit

Control Interface Timing (CSP pin = “L”)

CCLK Period

tCCK

142

-

ns

CCLK Pulse Width Low

tCCKL

56

-

ns

Pulse Width High

tCCKH

56

-

ns

CDTI Setup Time

tCDS

28

-

ns

CDTI Hold Time

tCDH

28

-

ns

CSN “H” Time

tCSW

150

-

ns

CSN Edge to CCLK “” (Note 22)

tCSS

50

-

ns

CCLK “” to CSN Edge (Note 22)

tCSH

50

-

ns

Control Interface Timing (CSP pin = “H”)

CCLK Period

tCCK

142

-

ns

CCLK Pulse Width Low

tCCKL

56

-

ns

Pulse Width High

tCCKH

56

-

ns

CDTI Setup Time

tCDS

28

-

ns

CDTI Hold Time

tCDH

28

-

ns

CSN “L” Time

tCSW

150

-

ns

CSN Edge to CCLK “” (Note 22)

tCSS

50

-

ns

CCLK “” to CSN Edge (Note 22)

tCSH

50

-

ns

Power-down & Reset Timing

PDN Pulse Width (Note 23)

tPD

150

-

ns

PMADL or PMADR “” to SDTO valid (Note 24)

HPF1-0 bits = “00”

tPDV

-

3088

-

1/fs

HPF1-0 bits = “01”

tPDV

-

1552

-

1/fs

HPF1-0 bits = “10”

tPDV

-

784

-

1/fs

Note 22. この規格はCSNのエッジとCCLKのCCLKの“”が重ならないように規定しています。

Note 23. AK5701はPDN pin = “L”でリセットされます。

Note 24. PMADL bitまたはPMADR bitを立ち上げてからのLRCKクロックの “”の回数です。

[AK5701]

MS0404-J-04 2015/10

- 12 -

■ タイミング波形

BCLK

1/fCLK

MCKI

tCLKH tCLKL

VIH

VIL

1/fMCK

MCKO

tMCKL

50%DVDD

tBCK

tBCKH tBCKL

50%DVDD

dBCK = tBCKH / tBCK x 100

tBCKL / tBCK x 100

dMCK = tMCKL x fMCK x 100

LRCK

1/fs

tLRCKH tLRCKL

50%DVDD

Duty = tLRCKH x fs x 100

tLRCKL x fs x 100

Figure 2. Clock Timing (PLL/EXT Master mode)

LRCK

BCLK 50%DVDD

SDTO 50%DVDD

tBSD

dBCK

tDBF

50%DVDD

tLRCKH

tBCK

MSB

BCLK 50%DVDD

(BCKP = "0")

(BCKP = "1")

Figure 3. Audio Interface Timing (PLL/EXT Master mode & DSP mode: MSBS = “0”)

[AK5701]

MS0404-J-04 2015/10

- 13 -

LRCK

BCLK 50%DVDD

SDTO 50%DVDD

tBSD

dBCK

tDBF

50%DVDD

tLRCKH

tBCK

MSB

BCLK 50%DVDD

(BCKP = "1")

(BCKP = "0")

Figure 4. Audio Interface Timing (PLL/EXT Master mode & DSP mode: MSBS = “1”)

LRCK

50%DVDD

BCLK 50%DVDD

SDTO 50%DVDD

tBSD

tMBLR

tBCKL

tLRD

Figure 5. Audio Interface Timing (PLL/EXT Master mode & Except DSP mode)

[AK5701]

MS0404-J-04 2015/10

- 14 -

1/fs

EXLRCK

VIH

tLRCKH

VIL

tBCK

EXBCLK

tBCKH tBCKL

VIH

VIL

tBLR

EXBCLK

VIH

VIL

(BCKP = "0")

(BCKP = "1")

Figure 6. Clock Timing (PLL Slave mode; PLL Reference Clock = EXLRCK or EXBCLK pin & DSP mode; MSBS = 0)

1/fs

EXLRCK

VIH

tLRCKH

VIL

tBCK

EXBCLK

tBCKH tBCKL

VIH

VIL

tBLR

EXBCLK

VIH

VIL

(BCKP = "1")

(BCKP = "0")

Figure 7. Clock Timing (PLL Slave mode; PLL Reference Clock = EXLRCK or EXBCLK pin & DSP mode; MSBS = 1)

[AK5701]

MS0404-J-04 2015/10

- 15 -

1/fCLK

MCKI

tCLKH tCLKL

VIH

VIL

1/fs

EXLRCK

VIH

VIL

tBCK

EXBCLK

tBCKH tBCKL

VIH

VIL

tLRCKH tLRCKL

fMCK

MCKO

tMCKL

50%DVDD

dMCK = tMCKL x fMCK x 100

Duty = tLRCKH x fs x 100

= tLRCKL x fs x 100

Figure 8. Clock Timing (PLL Slave mode; PLL Reference Clock = MCKI pin & Except DSP mode)

EXLRCK

EXBCLK

SDTO 50%DVDD

tBSD

tLRB

tLRCKH

MSB

VIL

VIH

VIL

VIH

EXBCLK

VIL

VIH

(BCKP = "0")

(BCKP = "1")

Figure 9. Audio Interface Timing (PLL Slave mode & DSP mode; MSBS = 0)

[AK5701]

MS0404-J-04 2015/10

- 16 -

EXLRCK

EXBCLK

SDTO 50%DVDD

tBSD

tLRB

tLRCKH

MSB

VIL

VIH

VIL

VIH

EXBCLK

VIL

VIH

(BCKP = "1")

(BCKP = "0")

Figure 10. Audio Interface Timing (PLL Slave mode, DSP mode; MSBS = 1)

1/fCLK

MCKI

tCLKH tCLKL

VIH

VIL

1/fs

EXLRCK

VIH

VIL

tBCK

EXBCLK

tBCKH tBCKL

VIH

VIL

tLRCKH tLRCKL

Duty = tLRCKH x fs x 100

tLRCKL x fs x 100

Figure 11. Clock Timing (EXT Slave mode)

[AK5701]

MS0404-J-04 2015/10

- 17 -

EXLRCK

VIH

VIL

tBLR

EXBCLK

VIH

VIL

tLRD

SDTO 50%DVDD

tLRB

tBSD

MSB

Figure 12. Audio Interface Timing (PLL/EXT Slave mode)

[AK5701]

MS0404-J-04 2015/10

- 18 -

CSN

VIH

VIL

tCSS

CCLK

tCDS

VIH

VIL

CDTI

VIH

tCCKHtCCKL

tCDH

VIL

C1 C0 R/W

tCCK

Figure 13. WRITE Command Input Timing (CSP pin = “L”)

CSN

VIH

VIL

tCSH

CCLK

VIH

VIL

CDTI

VIH

tCSW

VIL

D1 D0D2

Figure 14. WRITE Data Input Timing (CSP pin = “L”)

[AK5701]

MS0404-J-04 2015/10

- 19 -

CSN

VIH

VIL

tCSS

CCLK

tCDS

VIH

VIL

CDTI

VIH

tCCKHtCCKL

tCDH

VIL

C1 C0 R/W

tCCK

Figure 15. WRITE Command Input Timing (CSP pin = “H”)

CSN

VIH

VIL

tCSH

CCLK

VIH

VIL

CDTI

VIH

tCSW

VIL

D1 D0D2

Figure 16. WRITE Data Input Timing (CSP pin = “H”)

[AK5701]

MS0404-J-04 2015/10

- 20 -

PMADL bit

or

PMADR bit

tPDV

SDTO 50%DVDD

Figure 17. Power Down & Reset Timing 1

tPD

PDN

VIL

Figure 18. Power Down & Reset Timing 2

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AKM AK5701KN 仕様

AKM AK5701KN 仕様

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