AKM AK5703EN 仕様

[AK5703]

MS1537-J-00 2013/05

- 1 -

概要

AK5703は4チャネル 24-bit A/Dコンバータです。マイクアンプおよびALC(Auto Level Control)回路を内

蔵しており、マイクアレイアプリケーションに最適です。内蔵のPLLは幅広い周波数に対応し、高い柔

軟性を持っています。また、マイクパワー出力を内蔵しており、外部マイクのバイアスとして使用する

ことができます。マイクゲイン+30dB時に83dBの広いダイナミックレンジを達成しています。パッケー

ジは小型の28pin QFNを採用し、実装面積を大幅に削減します。

特長

1. 録音機能

- 4チャネルADC

- 差動入力 or シングルエンド入力

- マイク用ゲインアンプ内蔵 (+36dB/+30dB/+24dB/+18dB/+15dB/+12dB/+8dB/0dB)

- 入力レベル: 1.8Vpp@AVDD=3.0V (= 0.6 x AVDD)

- ADC特性:

S/(N+D): 85dB, DR, S/N: 96dB@MGAIN=0dB, Single-ended Input

S/(N+D): 78dB, DR, S/N: 83dB@MGAIN=+30dB, Full Differential Input

- オフセットキャンセル用HPF内蔵 (fc=3.4Hz@fs=44.1kHz)

- マイク感度補正機能 (+3dB  3dB, 0.75dB Step)

- Digital ALC (Automatic Level Control) 回路内蔵

- Input Digital Volume (+36dB  52.5dB, 0.375dB Step, Mute)

- Programmable Output Data Delay

Delay Time: 0 to 64/64fs (1/64fs Step)

2. サンプリング周波数:

- PLL Slave Mode (BICK pin): 8kHz  48kHz

- PLL Slave Mode (MCKI pin):

8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz

- PLL Master Mode:

8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz

- EXT Master/Slave Mode:

8kHz  48kHz (256fs), 8kHz  24kHz (512fs), 8kHz  12kHz (1024fs)

3. PLL入力周波数:

- MCKI pin:

27MHz, 26MHz, 24MHz, 19.2MHz, 13.5MHz, 13MHz, 12.288MHz, 12MHz,

11.2896MHz

- BICK pin: 32fs/64fs

4. マスタ／スレーブモード

5. オーディオインタフェースフォーマット: MSB First, 2’s complement

- 24/16-bit 前詰め, 24/16-bit I

2

S, TDM Mode

6. Pインタフェース: 3線シリアル/ I2Cバス (Ver 1.0, 400kHzモード)

7. 電源電圧:

- AVDD: 2.4  3.6V

- DVDD: 1.6  1.98V

- TVDD: 1.6 or (DVDD-0.2) ~ 3.6V

8. 消費電流: 9.0mA (EXT Slave Mode)

9. Ta = 30  85C

10. パッケージ : 28pin QFN (4mm x 4mm, 0.4mm pitch)

PLL & MIC-AMP内蔵 4-Channel 24-bit ADC

AK5703

1

[AK5703]

MS1537-J-00 2013/05

- 2 -

■ ブロック図

VCOM

AVDD

VSS1

MCKI

SDTOA

BICK

LRCK

MIXA

Audio I/F

Controller

PLL

MCKO

Control

Register

CCLK/

SCL

CDTIO/

CAD0

ALCA

MPWRA

HPF1A

SDTOB

I2C

DVDD

PDN

VSS2

CSN/

SDA

MPWRB

LIN1/LINA+

LINA-

RIN1/RINA+

RINA-

ADCB

MIXB

ALCB

HPF1B

TVDD

MRF

PMADAL

ADCA

LIN2/LINB+

LINB-

RIN2/RINB+

RINB-

PMADAR

PMADBL

PMADBR

PMADAL

or PMADAR

PMADBL

or PMADBR

MIC

Power

Supply

PMMPB

PMMPA

PMPLL

HPF2A

LPFA

MIC Sens.

Correction

A

HPF2B

LPFB

PMVCM

VCOM

Internal

MIC

Internal

MIC

Internal

MIC

Internal

MIC

MIC Sens.

Correction

B

Figure 1.ブロック図

[AK5703]

MS1537-J-00 2013/05

- 3 -

■ オーダリングガイド

AK5703EN -30 ~ +85°C 28pin QFN (0.4mm pitch)

AKD5703 Evaluation Board for AK5703

■ ピン配置

RINA-

RIN1/RINA+

MPWRA

MRF

MPWRB

LIN2/LINB+

LINB-

LIN1/LINA+

VSS1

AVDD

LINA-

I2C

CSN/SDA

RIN2/RINB+

RINB-

VCOM

PDN

DVDD

DMD

AT

VSS2

TVDD

LRCK

BICK

CDTIO/CAD0

SDTOA

SDTOB

MCKO

MCKI

AK5703

Top View

21

20

19

14

13

12

11

10

9

8

18

17

16

15

1

2

3

4

5

6

7

CCLK/SCL

22

23

24

25

26

27

28

[AK5703]

MS1537-J-00 2013/05

- 4 -

■ AK5702との比較

Function

AK5702

AK5703

ADC Resolution

16-bit

24-bit

3:1 Stereo Input Selector

Yes

No

MIC Amplifier

Gain

+36dB, +30dB, +15dB, 0dB

+36dB, +30dB, +24dB, +18dB,

+15dB, +12dB, +8dB, 0dB

Input Resistance

30kΩ

@MGAIN=+15dB, +30dB, +36dB

100kΩ

DR, S/N (Full Differential Input)

74dB@MGAIN=+30dB

83dB@MGAIN=+30dB

Audio

Interface

DSP Mode

Yes

No

TDM Mode

Yes

Cascade TDM Mode

Yes

No

MIC Sensitivity Correction

No

Yes (+3dB ~ -3dB)

Programmable Output Data Delay

No

Yes (0 ~ 64/64fs)

PLL

LRCK Reference

Yes

No

VCOC pin

Yes

No

Package

32pin QFN

(5mm x 5mm, 0.5mm pitch)

28pin QFN

(4mm x 4mm, 0.4mm pitch)

[AK5703]

MS1537-J-00 2013/05

- 5 -

ピン／機能

No.

Pin Name

I/O

Function

1

RIN2

I

Rch Analog Input 2 Pin

(MDIFB bit = “0”: Single-ended Input)

RINB+

I

Rch Positive Input B Pin

(MDIFB bit = “1”: Full-differential Input)

2

RINB-

I

Rch Negative Input B Pin (MDIFB bit = “0”: Single-ended Input)

This pin must be connected to VSS1 with a capacitor in series. (Refer to Figure 50)

Rch Negative Input B Pin

(MDIFB bit = “1”: Full-differential Input)

3

VCOM

O

Common Voltage Output Pin, 0.5 x AVDD

Bias voltage of ADC inputs.

This pin must be connected to VSS1 with 1µF±50% capacitor in series.

4

PDN

I

Power-Down Mode Pin

“H”: Power-up, “L”: Power-down, reset and initializes the control register.

5

DVDD

-

Digital Power Supply Pin, 1.6  1.98V

6

VSS2

-

Digital Ground Pin

7

TVDD

-

Digital I/O Power Supply Pin, 1.6 ~ 3.6V

8

MCKO

O

Master Clock Output Pin

9

SDTOB

O

ADCB/TDM Audio Serial Data Output Pin

10

SDTOA

O

ADCA Audio Serial Data Output Pin

11

BICK

I/O

Audio Serial Data Clock Pin

12

LRCK

I/O

Input / Output Channel Clock Pin

13

MCKI

I

External Master Clock Input Pin

14

CDTIO

I/O

Control Data Input/Output Pin (I2C pin = “L”: 3-wire Serial Mode)

CAD0

I

Chip Address 0 Select Pin (I2C pin = “H”: I

2

C Bus Mode)

15

CCLK

I

Control Data Clock Pin (I2C pin = “L”: 3-wire Serial Mode)

SCL

I

Control Data Clock Pin (I2C pin = “H”: I

2

C Bus Mode)

16

CSN

I

Chip Select Pin (I2C pin = “L”: 3-wire Serial Mode)

SDA

I/O

Control Data Input Pin (I2C pin = “H”: I

2

C Bus Mode)

17

I2C

I

Control Mode Select Pin

“H”: I

2

C, “L”: 3-wire serial

18

AVDD

-

Analog Power Supply Pin, 2.4  3.6V

19

VSS1

-

Analog Ground Pin

20

LINA-

I

Lch Negative Input A Pin (MDIFA bit = “0”: Single-ended Input)

This pin must be connected to VSS1 with a capacitor in series. (Refer to Figure 50)

Lch Negative Input A Pin

(MDIFA bit = “1”: Full-differential Input)

21

LIN1

I

Lch Analog Input 1 Pin

(MDIFA bit = “0”: Single-ended Input)

LINA+

I

Lch Positive Input A Pin

(MDIFA bit = “1”: Full-differential Input)

22

RINA-

I

Rch Negative Input A Pin (MDIFA bit = “0”: Single-ended Input)

This pin must be connected to VSS1 with a capacitor in series. (Refer to Figure 50)

Rch Negative Input A Pin

(MDIFB bit = “1”: Full-differential Input)

23

RIN1

I

Rch Analog Input 1 Pin

(MDIFA bit = “0”: Single-ended Input)

RINA+

I

Rch Positive Input A Pin

(MDIFA bit = “1”: Full-differential Input)

24

MPWRA

O

MIC Power Supply A Pin

25

MRF

O

MIC Power Supply Ripple Filter Pin

This pin must be connected to VSS1 with 1µF±50% capacitor in series.

26

MPWRB

O

MIC Power Supply B Pin

27

LIN2

I

Lch Analog Input 2 Pin

(MDIFB bit = “0”: Single-ended Input)

LINB+

I

Lch Positive Input B Pin

(MDIFB bit = “1”: Full-differential Input)

28

LINB-

I

Lch Negative Input B Pin (MDIFB bit = “0”: Single-ended Input)

This pin must be connected to VSS1 with a capacitor in series. (Refer to Figure 50)

Lch Negative Input B Pin

(MDIFB bit = “1”: Full-differential Input)

Note 1. アナログ入力ピン (LIN1-2, RIN1-2, LINA+/-, RINA+/-, LINB+/-, RINB+/-)以外のすべての入力ピンはフ

ローティングにしてはいけません。

[AK5703]

MS1537-J-00 2013/05

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■ 使用しないピンの処理について

使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。

区分

ピン名

設定

Analog

MPWRA, MPWRB, MRF,

LIN1/LINA+, LINA, RIN1/RINA+, RINA,

LIN2/LINB+, LINB, RIN2/RINB+, RINB

オープン

LINA, RINA, LINB, RINB

(シングルエンド入力使用時)

VSS1間にコンデンサを接続

Digital

SDTOA, SDTOB, MCKO

オープン

MCKI

VSS2に接続

絶対最大定格

(VSS1, VSS2 = 0V; Note 2)

Parameter

Symbol

min

max

Unit

Power Supplies:

Analog

AVDD

0.3

6.0

V

Digital

DVDD

0.3

2.5

V

Digital I/O

TVDD

0.3

6.0

V

Input Current, Any Pin Except Supplies

IIN

-

10

mA

Analog Input Voltage (Note 3)

VINA

0.3

AVDD+0.3

V

Digital Input Voltage (Note 4)

VIND

0.3

TVDD+0.3

V

Ambient Temperature (powered applied)

Ta

30

85

C

Storage Temperature

Tstg

65

150

C

Note 2. 電圧はすべてグランドピンに対する値です。VSS1とVSS2は同じアナロググランドに接続して下さい。

Note 3. LIN1/LINA+, LINA, RIN1/RINA+, RINA, LIN2/LINB+, LINB, RIN2/RINB+, RINB pins

Note 4. PDN, CSN/SDA, CCLK/SCL, CDTIO/CAD0, MCKI, LRCK, BICK, I2C pins

SDA, SCL pinsのプルアップ抵抗の接続先は(TVDD+0.3)V以下にして下さい。

注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、一度でもこの値を超

えた場合、その後の通常の動作は保証されません。

推奨動作条件

(VSS1, VSS2=0V; Note 2)

Parameter

Symbol

min

typ

max

Unit

Power Supplies

Analog

AVDD

2.4

3.0

3.6

V

(Note 5)

Digital

DVDD

1.6

1.8

1.98

V

Digital I/O (Note 6)

TVDD

1.6 or DVDD-0.2

3.0

3.6

V

Note 2. 電圧はすべてグランドピンに対する値です。VSS1とVSS2は同じアナロググランドに接続して下さい。

Note 5. AVDD, DVDD, TVDDの電源立ち上げシーケンスを考慮する必要はありません。電源立ち上げ時に内

部回路が不定になることを避けるためPDN pin = “L”の状態で各電源を立ち上げ、全ての電源が立ち上

がった後、PDN pin = “H”にして下さい。

Note 6. min値は、1.6Vまたは DVDD-0.2V のどちらか高い方の値です。

*AK5703では、TVDD=ON, PDN pin = “L”のとき、AVDD, DVDDの電源をON/OFFすることができます。OFF

状態で電源をONする場合は、全ての電源が立ち上がってから、PDN pinを “H”にして下さい。

注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分ご

注意下さい。

[AK5703]

MS1537-J-00 2013/05

- 7 -

アナログ特性

(Ta=25C; AVDD=TVDD=3.0V, DVDD=1.8V; VSS1=VSS2=0V; EXT Slave Mode; MCKI=11.2896MHz,

fs=44.1kHz, BICK=64fs; Signal Frequency=1kHz; 24bit Data; Measurement bandwidth =20Hz  20kHz;

unless otherwise specified)

Parameter

min

typ

max

Unit

MIC Amplifier: LIN1/RIN1/LIN2/RIN2 pins

Input Resistance

70

100

130

k

Gain

MGAIN2-0 bits = “000”

-1

0

+1

dB

MGAIN2-0 bits = “001”

+7

+8

+9

dB

MGAIN2-0 bits = “010”

+11

+12

+13

dB

MGAIN2-0 bits = “011”

+14

+15

+16

dB

MGAIN2-0 bits = “100”

+17

+18

+19

dB

MGAIN2-0 bits = “101”

+23

+24

+25

dB

MGAIN2-0 bits = “110”

+29

+30

+31

dB

MGAIN2-0 bits = “111”

+35

+36

+37

dB

MIC Power Supply: MPWRA, MPWRB pins

Output Voltage (Note 7)

2.16

2.40

2.64

V

Output Noise Level (A-weighted)

-

-114

-

dBV

PSRR (fin = 1kHz) (Note 8)

-

70

-

dB

Load Resistance

0.5

-

k

Load Capacitance

-

30

pF

ADC Analog Input Characteristics: LIN1/RIN1/LIN2/RIN2 pins (Single-ended Input)  ADC  Programmable

Filter (IVOL=0dB, ALC=OFF)  SDTOA/SDTOB

Resolution

-

24

Bits

Input Voltage (Note 9)

MGAIN= +30dB

0.048

0.057

0.065

Vpp

MGAIN= 0dB

1.53

1.80

2.07

Vpp

S/(N+D) (1dBFS)

MGAIN= +30dB

68

78

-

dB

MGAIN= 0dB

-

85

-

dB

MGAIN= +30dB

(Full Differential Input)

-

78

-

dB

D-Range

(60dBFS,

A-weighted)

MGAIN= +30dB

73

83

-

dB

MGAIN= 0dB

-

96

-

dB

MGAIN= +30dB

(Full Differential Input)

-

83

-

dB

S/N (A-weighted)

MGAIN= +30dB

73

83

-

dB

MGAIN= 0dB

-

96

-

dB

MGAIN= +30dB

(Full Differential Input)

-

83

-

dB

Interchannel Isolation

MGAIN= +30dB

70

80

-

dB

MGAIN= 0dB

-

100

-

Interchannel

Gain Mismatch

MGAIN= +30dB

-

0

1.0

dB

MGAIN= 0dB

-

0

0.5

dB

Note 7. 出力電圧はAVDDに比例します。Vout = 0.8 x AVDD (typ)

Note 8. AVDDに100mVppの正弦波を重畳した場合。

Note 9. 入力フルスケール電圧はAVDDに比例します。

Single-ended Input: Vin = 0.6 x AVDD Vpp(typ)

Full Differential Input: Vin = (IN+) – (IN-) = 0.6 x AVDD Vpp(typ)

[AK5703]

MS1537-J-00 2013/05

- 8 -

Parameter

min

Typ

max

Unit

Power Supply Current:

Power Up (PDN pin = “H”, All Circuits Power-up)

AVDD + DVDD + TVDD

(Note 10)

-

9.0

-

mA

(Note 11)

-

12.0

18.0

mA

Power Down (PDN pin = “L”) (Note 12)

AVDD + DVDD + TVDD

-

0

10

µA

Note 10. EXT Slave Mode, MCKI=11.2896MHz, fs=44.1kHz, PMADAL = PMADAR = PMADBL = PMADBR =

PMVCM = PMMPA = PMMPB bits = “1”, PMPLL = M/S = MCKO bits = “0”, TDM1-0 bits = “00”. このとき

MPWRA/B pins の出力電流は0mAです。

AVDD=7.1mA(typ), DVDD=1.7mA(typ), TVDD=0.2mA(typ).

Note 11. PLL Master Mode, MCKI=12MHz, fs=44.1kHz, PMADAL = PMADAR = PMADBL = PMADBR = PMVCM

= PMMPA = PMMPB = PMPLL = M/S = MCKO bits = “1”, TDM1-0 bits = “11”. このときMPWRA/B pins の

出力電流は0mAです。

AVDD=7.7mA(typ), DVDD=1.8mA(typ), TVDD=2.5mA(typ).

Note 12. 全てのディジタル入力ピンをTVDDまたはVSS2に固定した時の値です。

[AK5703]

MS1537-J-00 2013/05

- 9 -

フィルタ特性

(Ta=25C; AVDD=2.4  3.6V; DVDD=1.6 ~ 1.98V; TVDD=1.6 ~ 3.6V; fs=44.1kHz)

Parameter

Symbol

min

typ

max

Unit

ADC Digital Filter (Decimation LPF):

Passband (Note 13)

0.16dB

PB

0

-

17.3

kHz

0.66dB

-

19.4

-

kHz

1.1dB

-

19.9

-

kHz

7.1dB

-

22.1

-

kHz

Stopband (Note 13)

SB

26.1

-

kHz

Passband Ripple

PR

-

0.16

dB

Stopband Attenuation

SA

73

-

dB

Group Delay (Note 14)

GD

-

19

-

1/fs

Group Delay Distortion

GD

-

0

-

s

ADC Digital Filter (HPF): HPFADA=HPFADB bits = “1”, HPFA1-0= HPFB1-0 bits = “00”

Frequency Response (Note 13)

3.0dB

FR

-

3.4

-

Hz

0.5dB

-

10

-

Hz

0.1dB

-

22

-

Hz

Note 13. 各振幅特性の周波数は fs (サンプリングレート)に比例します。各応答は1kHzを基準にします。

Note 14. ディジタルフィルタによる遅延演算で、アナログ信号が入力されてから両チャネルの24ビットデー

タが出力レジスタにセットされるまでの時間です。

DC特性

(Ta=25C; AVDD=2.4  3.6V; DVDD=1.6 ~ 1.98V; TVDD=1.6 ~ 3.6V)

Parameter

Symbol

min

typ

max

Unit

Audio Interface & Serial µP Interface

(CDTIO/CAD0, CSN/SDA, CCLK/SCL, I2C, PDN, BICK, LRCK, MCKI pins )

High-Level Input Voltage (TVDD ≥ 2.2V)

(TVDD < 2.2V)

Low-Level Input Voltage (TVDD ≥ 2.2V)

(TVDD < 2.2V)

VIH

VIL

70%TVDD

80%TVDD

-

30%TVDD

20%TVDD

V

Audio Interface & Serial µP Interface (CDTIO, SDA, MCKO, BICK, LRCK, SDTOA, SDTOB pins Output)

High-Level Output Voltage (Iout = 80A)

Low-Level Output Voltage

(Except SDA pin : Iout = 80A)

(SDA pin, 2.0V  TVDD  3.6V: Iout = 3mA)

(SDA pin, 1.6V  TVDD < 2.0V: Iout = 3mA)

VOH

VOL1

VOL2

TVDD0.2

-

0.2

0.4

20%TVDD

V

Input Leakage Current

Iin

-

10

A

[AK5703]

MS1537-J-00 2013/05

- 10 -

スイッチング特性

(Ta=25C; AVDD=2.4  3.6V; DVDD=1.6 ~ 1.98V; TVDD=1.6 ~ 3.6V; C

L

=20pF)

Parameter

Symbol

min

typ

max

Unit

PLL Master Mode (PLL Reference Clock = MCKI pin)

MCKI Input Timing

Frequency

fCLK

11.2896

-

27

MHz

Pulse Width Low

tCLKL

0.4/fCLK

-

s

Pulse Width High

tCLKH

0.4/fCLK

-

s

MCKO Output Timing

Frequency

fMCK

0.256

-

12.288

MHz

Duty Cycle

dMCK

40

50

60

%

LRCK Output Timing

Frequency

fs

-

Table 6

-

kHz

Stereo Mode: Duty Cycle

Duty

-

50

-

%

TDM64, TDM128 Mode:

I

2

S compatible: Pulse Width Low

tLRCKL

-

1/(4fs)

-

s

MSB justified: Pulse Width High

tLRCKH

-

1/(4fs)

-

s

BICK Output Timing

Period

BCKO1-0 bits = “00”

tBCK

-

1/(32fs)

-

s

BCKO1-0 bits = “01”

tBCK

-

1/(64fs)

-

s

BCKO1-0 bits = “10”

(TDM128 Mode)

tBCK

-

1/(128fs)

-

s

Duty Cycle

dBCK

-

50

-

%

PLL Slave Mode (PLL Reference Clock = MCKI pin)

MCKI Input Timing

Frequency

fCLK

11.2896

-

27

MHz

Pulse Width Low

tCLKL

0.4/fCLK

-

s

Pulse Width High

tCLKH

0.4/fCLK

-

s

MCKO Output Timing

Frequency

fMCK

0.256

-

12.288

MHz

Duty Cycle

dMCK

40

50

60

%

LRCK Input Timing

Frequency

fs

-

Table 6

-

kHz

Stereo Mode: Duty Cycle

Duty

45

-

55

%

TDM64 Mode:

I

2

S compatible: Pulse Width Low

tLRCKL

1/(64fs)

-

63/(64fs)

s

MSB justified: Pulse Width High

tLRCKH

1/(64fs)

-

63/(64fs)

s

TDM128 Mode:

I

2

S compatible: Pulse Width Low

tLRCKL

1/(128fs)

-

127/(128fs)

s

MSB justified: Pulse Width High

tLRCKH

1/(128fs)

-

127/(128fs)

s

BICK Input Timing

Period

Stereo Mode

tBCK

1/(64fs)

-

1/(32fs)

s

TDM64 Mode

tBCK

-

1/(64fs)

-

s

TDM128 Mode

tBCK

-

1/(128fs)

-

s

Pulse Width Low

tBCKL

0.4 x tBCK

-

s

Pulse Width High

tBCKH

0.4 x tBCK

-

s

[AK5703]

MS1537-J-00 2013/05

- 11 -

Parameter

Symbol

min

typ

max

Unit

PLL Slave Mode (PLL Reference Clock = BICK pin)

MCKO Output Timing

Frequency

fMCK

0.256

-

12.288

MHz

Duty Cycle

dMCK

40

50

60

%

LRCK Input Timing

Frequency

fs

8

-

48

kHz

Stereo Mode: Duty Cycle

Duty

45

-

55

%

TDM64 Mode:

I

2

S compatible: Pulse Width Low

tLRCKL

1/(64fs)

-

63/(64fs)

s

MSB justified: Pulse Width High

tLRCKH

1/(64fs)

-

63/(64fs)

s

TDM128 Mode:

I

2

S compatible: Pulse Width Low

tLRCKL

1/(128fs)

-

127/(128fs)

s

MSB justified: Pulse Width High

tLRCKH

1/(128fs)

-

127/(128fs)

s

BICK Input Timing

Period

Stereo Mode

PLL3-0 bits = “0010”

tBCK

-

1/(32fs)

-

s

PLL3-0 bits = “0011”

tBCK

-

1/(64fs)

-

s

TDM64 Mode

PLL3-0 bits = “0011”

tBCK

-

1/(64fs)

-

s

TDM128 Mode

PLL3-0 bits = “0001”

tBCK

-

1/(128fs)

-

s

Pulse Width Low

tBCKL

0.4 x tBCK

-

s

Pulse Width High

tBCKH

0.4 x tBCK

-

s

External Slave Mode

MCKI Input Timing

Frequency

256fs

fCLK

2.048

-

12.288

MHz

512fs

fCLK

4.096

-

12.288

MHz

1024fs

fCLK

8.192

-

12.288

MHz

Pulse Width Low

tCLKL

0.4/fCLK

-

s

Pulse Width High

tCLKH

0.4/fCLK

-

s

LRCK Input Timing

Frequency

256fs

fs

8

-

48

kHz

512fs

fs

8

-

24

kHz

1024fs

fs

8

-

12

kHz

Stereo Mode: Duty Cycle

Duty

45

-

55

%

TDM64 Mode:

I

2

S compatible: Pulse Width Low

tLRCKL

1/(64fs)

-

63/(64fs)

s

MSB justified: Pulse Width High

tLRCKH

1/(64fs)

-

63/(64fs)

s

TDM128 Mode:

I

2

S compatible: Pulse Width Low

tLRCKL

1/(128fs)

-

127/(128fs)

s

MSB justified: Pulse Width High

tLRCKH

1/(128fs)

-

127/(128fs)

s

BICK Input Timing

Period

Stereo Mode

tBCK

325.52

-

ns

TDM Mode

tBCK

162.76

-

ns

Pulse Width Low

Stereo Mode

tBCKL

130

-

ns

TDM Mode

tBCKL

65

-

ns

Pulse Width High

Stereo Mode

tBCKH

130

-

ns

TDM Mode

tBCKH

65

-

ns

[AK5703]

MS1537-J-00 2013/05

- 12 -

Parameter

Symbol

min

typ

max

Unit

External Master Mode

MCKI Input Timing

Frequency

256fs

fCLK

2.048

-

12.288

MHz

512fs

fCLK

4.096

-

12.288

MHz

1024fs

fCLK

8.192

-

12.288

MHz

Pulse Width Low

tCLKL

0.4/fCLK

-

s

Pulse Width High

tCLKH

0.4/fCLK

-

s

LRCK Output Timing

Frequency

fs

8

-

48

kHz

Stereo Mode: Duty Cycle

Duty

-

50

-

%

TDM64, TDM128 Mode:

I

2

S compatible: Pulse Width Low

tLRCKL

-

1/(4fs)

-

s

MSB justified: Pulse Width High

tLRCKH

-

1/(4fs)

-

s

BICK Output Timing

Period

BCKO1-0 bits = “00”

tBCK

-

1/(32fs)

-

s

BCKO1-0 bits = “01”

tBCK

-

1/(64fs)

-

s

BCKO1-0 bits = “10”

(TDM128 Mode)

tBCK

-

1/(128fs)

-

s

Duty Cycle

dBCK

-

50

-

%

Audio Interface Timing (Left justified & I

2

S)

Master Mode

BICK “” to LRCK Edge (Note 15)

tMBLR

40

-

40

ns

LRCK Edge to SDTO (MSB)

(Except I

2

S mode)

tLRD

70

-

70

ns

BICK “” to SDTO

tBSD

70

-

70

ns

Slave Mode

LRCK Edge to BICK “” (Note 15)

tLRB

50

-

ns

BICK “” to LRCK Edge (Note 15)

tBLR

50

-

ns

LRCK Edge to SDTO (MSB)

(Except I

2

S mode)

tLRD

-

80

ns

BICK “” to SDTO

tBSD

-

80

ns

Audio Interface Timing (TDM64 Mode)

Master Mode

BICK “” to LRCK

tMBLR

-40

-

40

ns

BICK “” to SDTOB (Note 16)

tBSD

-70

-

70

ns

Slave Mode

LRCK Edge to BICK “” (Note 15)

tLRB

50

-

ns

BICK “” to LRCK Edge (Note 15)

tBLR

50

-

ns

BICK “” to SDTOB (Note 16)

tBSD

-

80

ns

Audio Interface Timing (TDM128 Mode)

Master Mode

BICK “” to LRCK

tMBLR

-24

-

24

ns

BICK “” to SDTOB (Note 16)

tBSD

-40

-

40

ns

Slave Mode

LRCK Edge to BICK “” (Note 15)

tLRB

40

-

ns

BICK “” to LRCK Edge (Note 15)

tBLR

40

-

ns

BICK “” to SDTOB (Note 16)

tBSD

-

50

ns

Note 15. この規格値はLRCKのエッジとBICKの “”が重ならないように規定しています。

Note 16. SDTOA出力は“Ｌ”固定です。

[AK5703]

MS1537-J-00 2013/05

- 13 -

Parameter

Symbol

min

typ

max

Unit

Control Interface Timing (3-wire mode):

CCLK Period

tCCK

200

-

ns

CCLK Pulse Width Low

tCCKL

80

-

ns

Pulse Width High

tCCKH

80

-

ns

CDTIO Setup Time

tCDS

40

-

ns

CDTIO Hold Time

tCDH

40

-

ns

CSN “H” Time

tCSW

150

-

ns

CSN Edge to CCLK “” (Note 17)

tCSS

50

-

ns

CCLK “” to CSN Edge (Note 17)

tCSH

50

-

ns

CCLK “↓” to CDTIO (at Read Command)

tDCD

-

70

ns

CSN “” to CDTIO (Hi-Z) (at Read Command) (Note 19)

tCCZ

-

70

ns

Control Interface Timing (I

2

C Bus mode) (Note 18)

SCL Clock Frequency

fSCL

-

400

kHz

Bus Free Time Between Transmissions

tBUF

1.3

-

s

Start Condition Hold Time (prior to first clock pulse)

tHD:STA

0.6

-

s

Clock Low Time

tLOW

1.3

-

s

Clock High Time

tHIGH

0.6

-

s

Setup Time for Repeated Start Condition

tSU:STA

0.6

-

s

SDA Hold Time from SCL Falling (Note 20)

tHD:DAT

0

-

s

SDA Setup Time from SCL Rising

tSU:DAT

0.1

-

s

Rise Time of Both SDA and SCL Lines

tR

-

0.3

s

Fall Time of Both SDA and SCL Lines

tF

-

0.3

s

Setup Time for Stop Condition

tSU:STO

0.6

-

s

Pulse Width of Spike Noise Suppressed by Input Filter

tSP

0

-

50

ns

Capacitive Load on Bus

Cb

-

400

pF

Power-down & Reset Timing

PDN Accept Pulse Width (Note 21)

tAPD

1.0

-

s

PDN Reject Pulse Width (Note 21)

tRPD

-

50

ns

PMADAL or PMADAR or PMADBL or PMADBR “” to

SDTO valid (Note 22)

ADRSTA/B1-0 bits = “00”

tPDV

-

1059

-

1/fs

ADRSTA/B1-0 bits = “01”

tPDV

-

267

-

1/fs

ADRSTA/B1-0 bits = “10”

tPDV

-

2115

-

1/fs

ADRSTA/B1-0 bits = “11”

tPDV

-

531

-

1/fs

Note 17. この規格値はCSNのエッジとCCLKの “”が重ならないように規定しています。

Note 18. I

2

C-bus はNXP B.V.の商標です。

Note 19. R

L

=1kΩ/10%変化(プルアップはTVDDに対して行います。)

Note 20. データは最低300ns (SCLの立下り時間)の間、保持されなければなりません。

Note 21. AK5703は電源投入時にPDN pin を “L”から “H”に立ち上げることでリセットされます。1.0s以上の

PDN pin = “L”パルスでリセットがかかります。50ns以下のPDN pin = “L”パルスではリセットはかかり

ません。

Note 22. PMADAL, PMADAR, PMADBL, PMADBR bitを立ち上げてからのLRCKクロックの “”の回数です。

[AK5703]

MS1537-J-00 2013/05

- 14 -

■ タイミング波形

BICK

1/fCLK

MCKI

tCLKH tCLKL

VIH

VIL

1/fMCK

MCKO

tMCKL

50%TVDD

tBCK

tBCKH tBCKL

50%TVDD

dBCK = tBCKH / tBCK x 100

tBCKL / tBCK x 100

dMCK = tMCKL x fMCK x 100

LRCK

1/fs

tLRCKH tLRCKL

50%TVDD

Duty = tLRCKH x fs x 100

tLRCKL x fs x 100

Note 23. MCKO is not available at EXT Master mode.

Figure 2. Clock Timing (PLL/EXT Master mode)

1/fCLK

MCKI

tCLKH tCLKL

VIH

VIL

1/fs

LRCK

VIH

VIL

tBCK

BICK

tBCKH tBCKL

VIH

VIL

tLRCKH tLRCKL

fMCK

MCKO

tMCKL

50%TVDD

dMCK = tMCKL x fMCK x 100

Duty = tLRCKH x fs x 100

= tLRCKL x fs x 100

Note 24. The MCKI pin is “L” level when PLL reference clock is the BICK pin.

Figure 3. Clock Timing (PLL Slave mode)

[AK5703]

MS1537-J-00 2013/05

- 15 -

1/fCLK

MCKI

tCLKH tCLKL

VIH

VIL

1/fs

LRCK

VIH

VIL

tBCK

BICK

tBCKH tBCKL

VIH

VIL

tLRCKH tLRCKL

Duty = tLRCKH x fs x 100

tLRCKL x fs x 100

Figure 4. Clock Timing (EXT Slave mode)

LRCK

BICK

50%TVDD

SDTOA

SDTOB

tBSD

50%TVDD

tMBLR

50%TVDD

dBCK

tLRD

Figure 5. Audio Interface Timing (PLL/EXT Master mode & Normal Mode)

LRCK

BICK

50%TVDD

SDTOB

tBSD

50%TVDD

tMBLR

50%TVDD

dBCK

Figure 6. Audio Interface Timing (PLL/EXT Master mode & TDM mode)

[AK5703]

MS1537-J-00 2013/05

- 16 -

LRCK

BICK

50%TVDD

SDTOA

SDTOB

tBSD

VIH

tBLR

tLRB

VIL

VIH

VIL

MSB

tLRD

Figure 7. Audio Interface Timing (PLL/EXT Slave mode & Normal mode)

LRCK

BICK

50%TVDD

SDTOB

tBSD

VIH

tBLR

tLRB

VIL

VIH

VIL

Figure 8. Audio Interface Timing (PLL/EXT Slave mode & TDM mode)

CSN

CCLK

CDTIO

tCCK

VIH

tCSH

tCSS

VIL

VIH

VIL

tCDS

tCCKL

tCCKH

R/W

A5

tCDH

VIH

VIL

Figure 9. WRITE Command Input Timing

[AK5703]

MS1537-J-00 2013/05

- 17 -

CSN

CCLK

CDTIO

VIH

VIL

VIH

VIL

tCSS

tCSH

D1

VIH

VIL

tCSW

D2

D0

Figure 10. WRITE Data Input Timing

CSN

CCLK

CDTIO

VIH

VIL

VIH

VIL

tCCZ

tDCD

D1

50%

TVDD

Hi-Z

D2

D0

Clock, H or L

Figure 11. Read Data Output Timing

StopStartStartStop

tHIGH

tHD:DAT

SDA

SCL

tBUF

tLOW

tR tF

tSU:DAT

VIH

VIL

tHD:STA tSU:STA

VIH

VIL

tSU:STO

tSP

Figure 12. I

2

Cバスモードタイミング

[AK5703]

MS1537-J-00 2013/05

- 18 -

PMADAL bit

or

PMADAR bit

or

PMADBL bit

or

PMADBR bit

tPDV

SDTOA

SDTOB

50%TVDD

Figure 13. Power Down & Reset Timing 1

tAPD

PDN

VIL

tRPD

Figure 14. Power Down & Reset Timing 2

[AK5703]

MS1537-J-00 2013/05

- 19 -

機能説明

■ システムクロック

外部とのI/Fモードは以下の5通りの方法があります(Table 1, Table 2)。

Mode

PMPLL bit

M/S bit

PLL3-0 bits

Figure

PLL Master Mode (Note 25)

1

Table 4

Figure 15

PLL Slave Mode 1

(PLL Reference Clock: MCKI pin)

1

0

Table 4

Figure 16

PLL Slave Mode 2

(PLL Reference Clock: BICK pin)

1

0

Table 4

Figure 17

EXT Slave Mode

0

x

Figure 18

EXT Master Mode

0

1

x

Figure 19

Note 25. PLL Master Modeに設定する過程で、M/S bit = “1”, PMPLL bit = “0”, MCKO bit = “1”のときMCKO pin

から正常でない周波数のクロックが出力されます。

Table 1. Clock Mode Setting (x: Don’t care)

Mode

MCKO bit

MCKO pin

MCKI pin

BICK pin

LRCK pin

PLL Master Mode

0

“L”

PLL3-0 bits

で選択

Output

(BCKO1-0 bits

で選択)

Output

(1fs)

1

PS1-0 bitsで

選択

PLL Slave Mode 1

(PLL Reference Clock: MCKI pin)

0

“L”

PLL3-0 bits

で選択

Input

( 32fs)

Input

(1fs)

1

PS1-0 bitsで

選択

PLL Slave Mode 2

(PLL Reference Clock: BICK pin)

0

“L”

GND

Input

(PLL3-0 bitsで

選択)

Input

(1fs)

1

PS1-0 bitsで

選択

EXT Slave Mode

0

“L”

CM1-0 bits

で選択

Input

( 32fs)

Input

(1fs)

1

N/A

EXT Master Mode

0

“L”

CM1-0 bits

で選択

Output

(BCKO1-0 bits

で選択)

Output

(1fs)

1

N/A

Table 2. Clock pins state in Clock Mode (N/A: Not Available)

■ マスタモードとスレーブモードの切り替え

マスタモードとスレーブモードの切り替えはM/S bitで行います。“1”でマスタモード、“0”でスレーブモード

です。AK5703はパワーダウン時 (PDN pin = “L”)、及びパワーダウン解除後はスレーブモードです。パワーダ

ウン解除後、M/S bitを “1”に変更することでマスタモードになります。

マスタモードで使用する場合、M/S bitに“1”が書き込まれるまで、AK5703のLRCK, BICK pinsはフローティン

グの状態です。そのため、AK5703のLRCK, BICK pinsに100kΩ程度のプルアップあるいはプルダウン抵抗を入

れる必要があります。

M/S bit

Mode

0

Slave Mode

(default)

1

Master Mode

Table 3. Select Master/Slave Mode

[AK5703]

MS1537-J-00 2013/05

- 20 -

■ PLLモード

PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bits, PLL3-0 bitsで選択したクロックに応じて動作し

ます。PLLのロック時間は、電源投入後、PMPLL bit を “0” → “1”に変更し、安定したクロックが入力された

場合、またはサンプリング周波数が変更された場合、Table 4 の通りです。

1) PLL Modeの設定

Mode

PLL3

bit

PLL2

bit

PLL1

bit

PLL0

bit

PLL基準クロック

入力ピン

入力周波数

PLLロック時間

(max)

1

0

1

BICK pin

128fs

2ms

2

0

1

0

BICK pin

32fs

2ms

3

0

1

BICK pin

64fs

2ms

4

0

1

0

MCKI pin

11.2896MHz

10ms

5

0

1

0

1

MCKI pin

12.288MHz

10ms

6

0

1

0

MCKI pin

12MHz

10ms

(default)

7

0

1

MCKI pin

24MHz

10ms

8

1

0

MCKI pin

19.2MHz

10ms

10

1

0

1

0

MCKI pin

13MHz

10ms

11

1

0

1

MCKI pin

26MHz

10ms

12

1

0

MCKI pin

13.5MHz

10ms

13

1

0

1

MCKI pin

27MHz

10ms

Others

N/A

Table 4. Setting of PLL Mode (fs: Sampling Frequency), (N/A: Not Available)

2) PLL Modeのサンプリング周波数設定

MCKI, BICK入力の場合は、Table 5の設定によりサンプリング周波数が選択できます。

Mode

FS3 bit

FS2 bit

FS1 bit

FS0 bit

Sampling Frequency (Note 26)

0

8kHz mode

1

0

1

12kHz mode

2

0

1

0

16kHz mode

3

0

1

24kHz mode

5

0

1

0

1

11.025kHz mode

7

0

1

22.05kHz mode

10

1

0

1

0

32kHz mode

11

1

0

1

48kHz mode

15

1

44.1kHz mode

(default)

Others

N/A

Table 5. Setting of Sampling Frequency at PMPLL bit = “1” (N/A: Not Available)

Note 26. PLL基準クロック入力ピンが MCKI pin の場合、PLL3-0 bits (入力周波数)とFS3-0 bits (Sampling

Frequency) の組み合わせにより、Sampling Frequency がモード名のSampling Frequency と異なるケース

があります。正確な Sampling Frequency はTable 6を確認してください。MCKO およびMaster Mode時

のBICKとLRCKの出力周波数もTable 6のSampling Frequency に対応した周波数となります。PLL基準

クロック入力ピンが BICK pin のSampling Frequencyはmode名のSampling Frequency と一致します。

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AKM AK5703EN 仕様

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