[AK4940]
018004574-J-01 2019/01
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1. 概要
AK4940 はマイク用のゲインアンプとアナログダイレクトパスを内蔵したオーディオコーデックです。
データコミュニケーションモジュール(DCM)などに最適です。24-pin QFN (4mm4mm, 0.5mm pitch)
の小型パッケージを使用しています。
2. 特長
□ ADC: 24-bit モノラル ADC (マイク用ゲインアンプ付)
- サンプリング周波数: fs=8kHz to 48kHz
- マイク用アナログゲインアンプ (-6 to 27dB, 3dB step)
- アナログ入力セレクタ
- 差動入力 / シングルエンド入力 / 擬似差動入力
- ADC 特性:
S/(N+D):80dB, S/N:90dB (fs=48kHz, Differential Input, MIC Gain=0dB)
- ディジタルボリューム (+24 to -103dB, 0.5dB Step, Mute)
- DC オフセットキャンセル用ディジタル HPF 内蔵
- 2 種類のディジタルフィルタ: Sharp Roll-Off Filter, Voice Filter
□ DAC: 24-bit モノラル DAC (Line アンプ付)
- サンプリング周波数: fs=8kHz to 48kHz
- 差動出力 / 疑似差動出力 x2, シングルエンド出力 x1
- DAC 特性:
S/(N+D):80dB, S/N:90dB (fs=48kHz, Single-Ended Output)
- ディジタルボリューム (+12 to -115dB, 0.5dB Step, Mute)
- ディジタルフィルタ: Sharp Roll-Off Filter
□ アナログダイレクトパス
- スイッチ抵抗: 300 (max.)
- 信号振幅 3.0Vpp (max.)
□ オーディオシリアルインタフェース:
- Data Code: MSB First, 2’s complement
- ADC: MSB justified / LSB justified / I
2
S / PCM Long Format / PCM Short Format
- DAC: MSB justified / LSB justified / I
2
S / PCM Long Format / PCM Short Format
□ スレーブ動作のみ
□ PLL 内蔵 (参照クロック BICK)
□ μP インタフェース: I
2
C-bus (400kHz, Fast Mode)
□電源:
- Analog AVDD: 3.0 to 3.6V (typ. 3.3V)
- Digital I/F TVDD: 1.7 to 3.6V (typ. 3.3V)
□動作温度範囲: -40C to 105C
□ パッケージ: 24-pin QFN (4mm x 4mm, 0.5mm pitch)
24-bit Mono CODEC with Analog Direct Path
AK4940
[AK4940]
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3. 目次
1. 概要 ..................................................................................................................................................... 1
2. 特長 ..................................................................................................................................................... 1
3. 目次 ..................................................................................................................................................... 2
4. ブロック図 .......................................................................................................................................... 3
■ ブロック図 ........................................................................................................................................ 3
■ ブロック説明 ..................................................................................................................................... 3
5. ピン配置と機能 ................................................................................................................................... 4
■ ピン配置 ............................................................................................................................................ 4
■ ピン機能 ............................................................................................................................................ 5
■ 未使用ピンの処理 .............................................................................................................................. 6
6. 絶対最大定格 ....................................................................................................................................... 7
7. 推奨動作条件 ....................................................................................................................................... 7
8. アナログ特性 ....................................................................................................................................... 8
■ ゲインアンプ ..................................................................................................................................... 8
■ ゲインアンプ + ADC ........................................................................................................................ 9
■ DAC + ラインアウト ...................................................................................................................... 10
■ アナログダイレクトパス ................................................................................................................. 10
■ 消費電流 .......................................................................................................................................... 10
9. ディジタルフィルタ特性 ................................................................................................................... 11
■ ADC .................................................................................................................................................. 11
■ DAC ................................................................................................................................................. 12
10. DC特性 .......................................................................................................................................... 12
11. スイッチング特性 .......................................................................................................................... 13
■ システムクロック ............................................................................................................................ 13
■ オーディオシリアルインタフェース .............................................................................................. 13
■ リセット .......................................................................................................................................... 14
■ I
2
C インタフェース ........................................................................................................................ 15
12. 機能説明 ........................................................................................................................................ 16
■ システムクロック ............................................................................................................................ 16
■ オーディオシリアルインタフェースフォーマット ........................................................................ 17
■ LDO (内部ディジタル回路用レギュレータ) ................................................................................... 21
■ パワーダウンとリセット ................................................................................................................. 22
■ 立ち上げシーケンス ........................................................................................................................ 24
■ 内部モニタ STO Pin ....................................................................................................................... 24
■ アナログ出力部 ............................................................................................................................... 25
■ アナログ入力部 ............................................................................................................................... 27
■ ADC ................................................................................................................................................. 28
■ DAC ................................................................................................................................................. 31
■ I
2
Cバスインタフェース ................................................................................................................... 33
■ レジスタマップ ............................................................................................................................... 36
■ レジスタ詳細 ................................................................................................................................... 36
13. 外部接続回路例 ............................................................................................................................. 40
14. パッケージ ..................................................................................................................................... 43
■ 外形寸法図 ...................................................................................................................................... 43
■ 材質・メッキ仕様 ............................................................................................................................ 43
■ マーキング ...................................................................................................................................... 43
15. オーダリングガイド ...................................................................................................................... 44
16. 改訂履歴 ........................................................................................................................................ 44
重要な注意事項 ................................................................................................................................. 45
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4. ブロック図
■ ブロック図
Figure 1. Block Diagram
■ ブロック説明
Block
Function
VREF
基準電圧VCOM (50% AVDD typ.)を生成
LDO
内部ディジタル回路用の電源電圧1.2V (typ.)を生成
VCOM Amp.
内部アナログ回路へ基準電圧を供給
MUX
複数のアナログ信号から一つのアナログ信号を選択
Analog Direct Path1/2
アナログ入力ピンをアナログ出力ピンへ接続する
Gain AMP + ADC
アナログ入力信号の増幅とディジタルデータへの変換
DAC + Line-out
ディジタル入力データをアナログ信号へと変換し出力
PLL
入力されたBICKを逓倍し内部マスタクロックを生成
CLKGEN & CONT
ADC部、DAC部動作用のクロックを生成
P I/F & CTRL
レジスタ設定用のI
2
Cインタフェースとコントロールレジスタ
Serial IF
オーディオシリアルデータ入出力インタフェース
STO
IN1P
OUT1P
AVDD
AVSS
TVDD
DVSS
OUT2P
OUT1N
OUT2N
SDOUT
IN1N
BICK
SDA
OUT3
PDN
IN2P
SCL
IN2N
SDIN
LRCK
Analog Direct Path2 Enable: OPEN
Analog Direct Path2 Disable: CLOSE
MUX
μP I/F & CTRL
VCOM
VREF
AVDRV
DAC
IN2P
IN2N
Serial IF
Digital
CLKGEN &
CONT
CODEC CLK
LDO
Analog Direct Path2
Line-out
Positive
IN2N
IN1N
IN1P
IN1N
Analog Direct Path1
Line-out
Negative
50k
50k
50k
50k
TEST
20k
20k
VCOM
20k
20k
Analog Direct Path1 Enable: OPEN
Analog Direct Path1 Disable: CLOSE
IN2P
IN1P
MUX
MUX
MUX
50k
PLL
Digital
ADC
(fc=50kHz(typ))
Gain Amp.
+ LPF
(-6~27dB)
Gain AMP + ADC
(PMAD bit)
DAC + Line-out
(PMDA bit)
[AK4940]
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5. ピン配置と機能
■ ピン配置
Figure 2. Pin Configuration
18 17 16 15 14 13
19 12
20 11
21 10
22 9
23 8
24 7
1 2 3 4 5 6
：Input
：Output
：I/O
：Power
AVDD domain
TVDD domain
BICK
_
LRCK
_
－
IN2P_
IN1N_
IN1P_
TEST
_
AVSS
－
SDIN
IN2N
SDOUT
AVDD
－
24 pin QFN
－
TVDD
VCOM
(TOP VIEW)
－
DVSS
OUT1N
SCL
OUT1P
SDA
OUT3
OUT2P
OUT2N
AVDRV
STO
PDN
Exposure
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■ ピン機能
No.
Pin Name
I/O
Functions
Power-down
Status
1
IN2P
I
Analog Input Channel 2 Positive
Differential: Analog Positive Signal
Single-ended, Pseudo-differential: Analog Signal
Hi-Z
2
IN1N
I
Analog Input Channel 1 Negative
Differential: Analog Negative Signal
Single-ended: Connect a 10F capacitor between this pin and
AVSS.
Pseudo-differential: Connect a 10F capacitor between this pin
and signal ground.
Hi-Z
3
IN1P
I
Analog Input Channel 1 Positive
Differential: Analog Positive Signal
Single-ended, Pseudo-differential: Analog Signal
Hi-Z
4
TEST
I
TEST Mode Control
Connect to DVSS. This pin has 25k pull-down resister.
Hi-Z
5
BICK
I
Serial Bit Clock Input
Hi-Z
6
LRCK
I
LR Channel Select Clock Input
Hi-Z
7
SDOUT
O
Audio Serial Data Output
Pulled-down
by 50k
8
SDIN
I
Audio Serial Data Input
Hi-Z
9
DVSS
-
Digital Ground
-
10
TVDD
-
Digital I/O Power Supply, 1.7 - 3.6V
-
11
SDA
I/O
I
2
C Bus Data
Hi-Z
12
SCL
I
I
2
C Bus Clock Input
Hi-Z
13
PDN
I
Power Down
“L”: Power Down, “H”: Normal Operation
Hi-Z
14
STO
O
Internal Status Output
Pulled-down
by 50k
15
AVDRV
O
LDO Output
Connect 2.2F (30%) capacitor between this pin and DVSS.
This pin must not be connected to external circuit.
This capacitor must be low ESR (Ex. Ceramic Capacitor). The
2.2F (30%) includes the bias effect and the fluctuation with
temperature.
Pulled-down
by 110
16
OUT2N
O
Analog Output Channel 2 Negative
Analog Direct Path: IN2N Signal
DAC Line Output: Inverted Signal or VCOM
Hi-Z
17
OUT2P
O
Analog Output Channel 2 Positive
Analog Direct Path: IN2P Signal
DAC Line Output: Non-Inverted Signal
Hi-Z
18
OUT3
O
DAC Line Output (Single-ended)
Hi-Z
19
OUT1N
O
Analog Output Channel 1 Negative
Analog Direct Path: IN1N Signal
DAC Line Output: Inverted Signal or VCOM
Hi-Z
20
OUT1P
O
Analog Output Channel 1 Positive
Analog Direct Path: IN1P Signal
DAC Line Output: Non-Inverted Signal
Hi-Z
21
AVDD
-
Analog Power Supply, LDO Power Supply, 3.0 - 3.6V
-
[AK4940]
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No.
Pin Name
I/O
Functions
Power-down
Status
22
VCOM
O
Analog Block Common Voltage Output
Connect 2.2F (30%) capacitor between this pin and AVSS.
This pin must not be connected to external circuit.
This capacitor must be low ESR. (Ex. Ceramic Capacitor) The
2.2F (30%) includes the bias effect and the fluctuation with
temperature.
Pulled-down
by 500
23
AVSS
-
Analog Ground
-
24
IN2N
I
Analog Input Channel 2 Negative
Differential: Analog Negative Signal
Single-ended: Connect a 10F capacitor between this pin and
AVSS.
Pseudo-differential: Connect a 10F capacitor between this pin
and signal ground.
Hi-Z
-
Exposed
Pad
-
Solder to AVSS ground plane.
-
■ 未使用ピンの処理
使用しないピンは下のように処理してください。
Table 1. Handing of Unused Pins
Classification
Pin Name
Setting
Analog
IN2P, IN1N, IN1P, OUT2N, OUT2P, OUT3, OUT1N ,OUT1P,
IN2N
Open
Digital
STO, SDOUT
Open
LRCK, BICK, SDIN, TEST
Connect to DVSS
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6. 絶対最大定格
(AVSS=DVSS=0V; Note 1)
Parameter
Symbol
Min.
Max.
Unit
Power Supply Voltage
Analog
Digital(I/F)
Difference (AVSS, DVSS) (Note 1)
AVDD
TVDD
ΔGND
0.3
0.3
0.3
4.3
4.3
0.3
V
V
V
Input Current (Except power supply pins)
IIN
－
±10
mA
Analog Input Voltage (Note 2)
VINA
0.3
(AVDD+0.3) or 4.3
V
Digital Input Voltage (Note 3)
VIND
0.3
(TVDD+0.3) or 4.3
V
Ambient Temperature
Ta
40
105
C
Storage Temperature
Tstg
65
150
C
Note 1. すべての電圧はグランドに対する値です。AVSS と DVSS は同じグランドに接続して下さい。
Note 2. IN1P, IN1N, IN2P, IN2N pins.
(AVDD+0.3V)または 4.3V のどちらか小さい方。
Note 3. PDN, LRCK, BICK, SDIN, SDA(I), SCL pins
(TVDD+0.3V)または 4.3V のどちらか小さい方。
WARNING: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また通常の動
作は保証されません。
7. 推奨動作条件
(AVSS=DVSS=0V; Note 1)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Power Supply
Analog
Digital(I/F)
Difference
AVDD
TVDD
AVDD – TVDD
3.0
1.7
0.3
3.3
3.3
-
3.6
3.6
3.6
V
V
V
Note 4. PDN pin が“L”の状態で電源を立ち上げてください。AVDD と TVDD の立ち上げ順序に制限はあ
りません。全ての電源電圧が安定した後に PDN pin を“H”にしてください。
Note 5. 周辺デバイスが電源 ON の状態で本デバイスの電源を OFF にしないでください。OFF にする
と内部の保護ダイオードを通して SDA pin, SCL pin が 0V に接続されるため同じ I
2
C Bus に繋が
っているデバイスは通信ができなくなります。SDA, SCL pins をプルアップするときはプルアッ
プ先の電圧が TVDD を超えないようにしてください。
WARNING: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねま
すので十分ご注意下さい。
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8. アナログ特性
■ ゲインアンプ
(Ta=25C; AVDD=TVDD=3.3V; AVSS=DVSS=0V);
Gain
AMP
Parameter
Min.
Typ.
Max.
Unit
Input Impedance (Differential)
IN1P, IN1N, IN2P, IN2N pins
14
20
26
kΩ
Input Impedance (Single Ended, Pseudo Differential)
IN1P, IN2P pins
16
24
31
kΩ
IN1N, IN2N pins
900
1300
1700
kΩ
Gain
MGN[3:0]bits=0h (0000)
7.5
6
4.5
dB
MGN [3:0]bits=1h (0001)
4.5
3
1.5
MGN [3:0]bits=2h (0010)
1.5
0
1.5
MGN [3:0]bits=3h (0011)
1.5
3
4.5
MGN [3:0]bits=4h (0100)
4.5
6
7.5
MGN [3:0]bits=5h (0101)
7.5
9
10.5
MGN [3:0]bits=6h (0110)
10.5
12
13.5
MGN [3:0]bits=7h (0111)
13.5
15
16.5
MGN [3:0]bits=8h (1000)
16.5
18
19.5
MGN [3:0]bits=9h (1001)
19.5
21
22.5
MGN [3:0]bits=Ah (1010)
22.5
24
25.5
MGN [3:0]bits=Bh (1011)
25.5
27
28.5
MGN [3:0]bits= Others
Not Available
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■ ゲインアンプ + ADC
(Ta=25C; AVDD=TVDD=3.3V; AVSS=DVSS=0V; Signal Frequency=1kHz; 24bit Data; BICK=64fs;
fs=48kHz; Measurement Frequency BW=20Hz ~ 20kHz; Amp Gain=0dB)
Note 6. フルスケール電圧は AVDD に比例します。
Note 7. 1kHz, 100mVpp の正弦波を AVDD と TVDD に重畳。
Note 8. 1kHz, 100mVpp の同相の正弦波を INnP と INnN (n=1, 2)に重畳。1kHz, 100mVpp の差動正弦
波を入力したときの出力レベルに対する相対値。
Note 9. 疑似差動入力時。1kHz, 100mVpp の同相の正弦波を INnP と INnN (n=1, 2)に重畳。1kHz,
100mVpp の正弦波を入力したときの出力レベルに対する相対値。
Gain AMP
+
ADC
Parameter
Min.
Typ.
Max.
Unit
Resolution
-
-
24
bit
Differential Input
Input Full-scale
Voltage (Note 6)
Sharp Roll-off Filter (VOAD bit=“0”)
±2.0
±2.2
±2.4
Vpp
Voice Filter (VOAD bit=“1”)
±2.07
±2.28
±2.48
Vpp
S/(N+D)
1dBFS
72
80
-
dB
Dynamic Range
60dBFS, A-weighted
82
90
-
dB
S/N
A-weighted
82
90
-
dB
PSRR (Note 7)
-
50
-
dB
CMRR (Note 8)
60
80
-
dB
Single-ended Input, Pseudo Differential Input
Input Full-scale
Voltage (Note 6)
Sharp Roll-off Filter (VOAD bit=“0”)
2.0
2.2
2.4
Vpp
Voice Filter (VOAD bit=“1”)
2.07
2.28
2.48
Vpp
S/(N+D)
1dBFS
72
80
-
dB
Dynamic Range
60dBFS, A-weighted
82
90
-
dB
S/N
A-weighted
82
90
-
dB
PSRR (Note 7)
-
50
-
dB
CMRR (Note 9)
55
75
-
dB
[AK4940]
018004574-J-01 2019/01
- 10 -
■ DAC + ラインアウト
Ta=25C; AVDD=TVDD=3.3V; AVSS=DVSS=0V; Signal Frequency=1kHz; 24bit Data; BICK=64fs;
fs=48kHz; Measurement Frequency BW=20Hz ~ 20kHz
DAC
+
Line-out
Parameter
Min.
Typ.
Max.
Unit
Resolution
-
-
24
bit
Output Full-scale
Voltage (Note 10)
Differential (Note 11)
±2.55
±2.76
±3.11
Vpp
Single Ended, Pseudo Differential
(Note 12)
2.55
2.76
3.11
Vpp
S/(N+D)
0dBFS
72
80
-
dB
Dynamic Range
60dBFS, A-weighted
82
90
-
dB
S/N
A-weighted
82
90
dB
Channel Gain Mismatch (Note 13)
-
0.0
0.5
dB
Load Resistance (Note 14)
10
-
-
kΩ
Load Capacitance
-
-
30
pF
PSRR (Note 7)
-
50
-
dB
Note 7. 1kHz, 100mVpp の正弦波を AVDD と TVDD に重畳。
Note 10. フルスケール電圧は AVDD に比例します。
Note 11. 差動出力時(OUTNSEL bit = “0”)の OUTxP-OUTxN pin 間(x = 1, 2)の出力電圧。
Note 12. シングルエンド出力時の OUT1P, OUT1N, OUT2P, OUT2N, OUT3 pins の出力電圧、および疑
似差動出力時(OUTNSEL bit = “1”)の OUTxP-OUTxN pin 間 (x = 1, 2)の出力電圧。
Note 13. 0dBFS 出力時。OUT1P-OUT1N 間, OUT2P-OUT2N 間ミスマッチ。
Note 14. AC 負荷に対して。
■ アナログダイレクトパス
Ta=25C; AVDD=TVDD=3.0~3.6V; AVSS=DVSS=0V; Signal Frequency=1kHz; Measurement Frequency
BW=20Hz ~ 20kHz
Note 15. 入力コンデンサで DC 成分を除去した後の AC 成分の振幅。
■ 消費電流
Ta=25C; AVDD:Typ.=3.3V, Max.=3.6V; TVDD: Typ.=3.3V, Max.=3.6V; AVSS=TVSS=0V; fs=48kHz,
ADC ON; DAC ON; Line-out ON; C
L
=20pF(Digital Output); R
L
=10kΩ(Line Output)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Power Supply Current
Normal Operation, PDN Pin= “H”
AVDD
-
11.4
20
mA
TVDD
-
1
2
mA
Power Supply Current
Power Down State, PDN Pin= “L”
AVDD
-
1
10
A
TVDD
-
1
10
A
Note 16. 消費電流は動作周波数に依存します。
Analog
Switch
Parameter
Min.
Typ.
Max.
Unit
Input PIN to Output PIN
Pin to Pin Impedance
-
-
300
Ω
Signal Amplitude (Note 15)
-
-
3.0
Vpp
Load Resistance (Note 14)
10
-
-
kΩ
[AK4940]
018004574-J-01 2019/01
- 11 -
9. ディジタルフィルタ特性
■ ADC
(Ta= -40~105C; AVDD=3.0~3.6V; TVDD=1.7~3.6V; AVSS=DVSS=0V)
Sharp Roll-Off Filter (VOAD bit = “0”)
fs=48kHz
Parameter
Symbol
Min.
Typ.
Max.
Unit
SHARP ROLL-OFF
Passband (Note 17)
+0.14dB/0.12dB
PB
0
-
20.7
kHz
3.0dB
PB
-
22.8
-
kHz
Stopband
(Note 17)
SB
28.4
-
-
kHz
Stopband Attenuation
SA
65
-
-
dB
Group Delay Distortion : 0Hz~20kHz
GD
-
0
-
1/fs
Group Delay
(Note 18)
GD
-
16.5
-
1/fs
ADC Digital Filter(HPF)
Frequency Response (Note 17)
3.0dB
FR
-
3.7
-
Hz
Voice Filter (VOAD bit = “1”)
fs=16kHz
Parameter
Symbol
Min.
Typ.
Max.
Unit
VOICE
Passband (Note 17)
0.5dB/0.5dB
PB
0
-
6.3
kHz
3.0dB
-
6.9
-
kHz
Stopband
(Note 17)
SB
8.0
-
-
kHz
Stopband Attenuation
SA
59.5
-
-
dB
Group Delay Distortion : 0Hz~8kHz
GD
-
0
-
1/fs
Group Delay
(Note 18)
GD
-
18.1
-
1/fs
ADC Digital Filter(HPF)
Frequency Response (Note 17)
3.0dB
FR
-
1.24
-
Hz
Note 17. Passband と Stopband, HPF の Frequency Response の周波数はサンプリングレート fs に比例
します。Passband, Stopband に HPF の特性は含みません。
Note 18. アナログ信号が入力されてからデータの MSB が SDTO pin に出力されるまでの時間。HPF に
よる遅延を含みます。
[AK4940]
018004574-J-01 2019/01
- 12 -
■ DAC
(Ta= 40~105C; AVDD = 3.0~3.6V; TVDD =1.7~3.6V; AVSS = DVSS = 0V)
fs=48kHz
Parameter
Symbol
Min.
Typ.
Max.
Unit
SHARP ROLL-OFF
Passband (Note 19)
0.05dB
PB
0
-
21.7
kHz
6.0dB
PB
-
24
-
kHz
Passband Ripple
PR
-
0.05
dB
Stopband
(Note 19)
SB
26.2
-
-
kHz
Stopband
Attenuation
(Note 20, Note 22)
SA
64
-
-
dB
Group Delay
(Note 21)
GD
-
24
-
1/fs
Digital Filter + SCF + SMF (Note 20)
Frequency Response : 0 20.0kHz
-
-
0.5
-
dB
Note 19. Passband と Stopband の周波数はサンプリングレート fs に比例します。
PB max. = 0.4535fs, SB min. = 0.546fs
Note 20. 1kHz, 0dB 正弦波のデータを入力したときの出力レベルを 0dB と定義します。
Note 21. インパルスデータを入力してからアナログのピーク信号が出力されるまでの時間。
Note 22. 0kHzfs
10. DC 特性
(Ta=40~105C; AVDD = 3.0~3.6V; TVDD =1.7~3.6V; AVSS= DVSS = 0V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Normal Pin (Except for SBDATA and SBCLK Pins)
High Level Input Voltage 1 (Note 23)
VIH1
75%TVDD
-
-
V
Low Level Input Voltage 1 (Note 23)
VIL1
-
-
25%TVDD
V
High Level Input Voltage 2 (Note 24)
VIH2
70%TVDD
-
-
V
Low Level Input Voltage 2 (Note 24)
VIL2
-
-
30%TVDD
V
High Level Output Voltatge Iout= 100A (Note 25)
VOH1
TVDD0.3
-
-
V
Low Level Output Voltage Iout=100A (Note 25)
VOL1
-
-
0.3
V
SDA
Low Level Output Voltage
TVDD2.0V (Iout=3mA)
VOL2
-
-
0.4
V
TVDD<2.0V (Iout=3mA)
VOL2
-
-
20%TVDD
V
Input Leakage Current (Note 26)
Iin
-
-
±10
A
Note 23. PDN, SDIN, BICK, LRCK, TEST pins
Note 24. SCL, SDA pins
Note 25. SDOUT, STO pins
Note 26. PDN, SDIN, BICK, LRCK, SCL, SDA (I) pins
[AK4940]
018004574-J-01 2019/01
- 13 -
11. スイッチング特性
■ システムクロック
(Ta=40~105C; AVDD = 3.0~3.6V; TVDD = 1.7~3.6V; AVSS = DVSS = 0V; C
L
=20pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
LRCK Input Timing
Frequency
fs
7.9
-
49
kHz
Duty (I
2
S, MSB Justified, LSB Justified)
dLRCK
50
%
Pulse Width High (PCM Short Frame)
tLRCKH
1/fBCLK
-
-
ns
Pulse Width High (PCM Long Frame)
tLRCKL
1/fBCLK
-
-
ns
BICK Input Timing
Frequency (Note 27)
fBCLK
0.23
3.072
3.136
MHz
Pulse Width Low
tBCLKL
128
-
-
ns
Pulse Width High
tBCLKH
128
-
-
ns
Note 27. fBCLK は 2fs(IO データ長)以上が必要です。
Figure 3. System Clock Timing
■ オーディオシリアルインタフェース
(Ta=40~105C; AVDD = 3.0~3.6V; TVDD = 1.7~3.6V; AVSS = DVSS = 0V; C
L
=20pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
BICK“↑” to LRCK Edge
(Note 28)
tBLRD
10
-
-
ns
LRCK Edge to BICK“↑”
(Note 28)
tLRBD
10
-
-
ns
SDTI Setup Time
tBSIDS
10
-
-
ns
SDTI Hold Time
tBSIDH
5
-
-
ns
LRCK Edge to SDTO (Except I
2
S)
tLRD
0
-
20
ns
BICK“” to SDTO
(Note 29)
tBSOD
0
-
20
ns
Note 28. BICK 極性を反転にセットしたときは“”から。
Note 29. BICK 極性を反転にセットしたときは“”から。
tBCLKL
tBCLKH
1/fBCLK
VIH1
VIL1
BICK
1/fs
VIH1
VIL1
LRCK
[AK4940]
018004574-J-01 2019/01
- 14 -
tBSIDS
tBLRD
tLRBD
D
VIH1
D
VIL1
D
tBSIDH
SDTI
LRCK
BICK
VIH1
D
VIL1
D
VIH1
D
VIL1
D
Figure 4. Audio Serial Interface Input Timing
VIH1
LRCK
BICK
VIL1
SDOUT
50%TVDD
tBSOD
D
VIH1
VIL1
tLRD
D
tBLRD
D
tLRBD
D
Figure 5. Audio Serial Interface Output Timing
■ リセット
(Ta=40~105C; AVDD = 3.0~3.6V; TVDD =1.7~3.6V; AVSS= DVSS = 0V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
PDN Pulse Width (Note 30)
tRST
600
-
-
ns
Note 30. PDN pin= “L”の状態で電源を投入してください。
VIL1
tRST
PDN
Figure 6. Reset Timing
[AK4940]
018004574-J-01 2019/01
- 15 -
■ I
2
C インタフェース
(Ta=40~105C; AVDD = 3.0~3.6V; TVDD =1.7~3.6V; AVSS= DVSS = 0V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
I
2
C Timing
SCL clock frequency
fSCL
-
-
400
kHz
Bus Free Time Between Transmissions
tBUF
1.3
-
-
s
Start Condition Hold Time (prior to first Clock pulse)
tHD:STA
0.6
-
-
s
Clock Low Time
tLOW
1.3
-
-
s
Clock High Time
tHIGH
0.6
-
-
s
Setup Time for Repeated Start Condition
tSU:STA
0.6
-
-
s
SDA Hold Time from SCL Falling
tHD:DAT
0
-
-
s
SDA Setup Time from SCL Rising
tSU:DAT
0.1
-
-
s
Rise Time of Both SDA and SCL Lines
tR
-
-
0.3
s
Fall Time of Both SDA and SCL Lines
tF
-
-
0.3
s
Setup Time for Stop Condition
tSU:STO
0.6
-
-
s
Pulse Width of Spike Noise Suppressed By Input Filter
tSP
0
-
50
ns
Capacitive load on bus
Cb
-
-
400
pF
tHIGH
SCL
SDA
VIH2
tLOW
tBUF
tHD:STA
tR
tF
tHD:DAT
tSU:DAT
tSU:STA
Stop
Start
Start
Stop
tSU:STO
VIL2
VIH2
VIL2
tSP
Figure 7. I
2
C BUS Interface Timing
[AK4940]
018004574-J-01 2019/01
- 16 -
12. 機能説明
■ システムクロック
AK4940 は外部から BICK pin と LRCK pin に入力されたクロックで動作します。BICK と LRCK をシス
テムクロックと呼びます。
LRCK 入力
サンプリング周波数 fs のクロックを LRCK pin に入力します。fs に合わせて DFS[2:0] bits を設定してく
ださい。
BICK 入力
データビットの周波数のクロックを BICK pin に入力します。BICK 周波数に合わせて BITFS[1:0] bits を
設定してください。BICK クロックは周波数が安定していることが必要です。二つ以上の周波数が混合
されたクロックを使うことはできません。
内部マスタクロック用 PLL
AK4940 は PLL を内蔵しており、BICK pin に入力されたクロックから内部のマスタクロックを作ります。
サンプリング周波数 fs設定 DFS[2:0] bitsと BICK 周波数設定 BITFS[1:0]で PLL の逓倍数が決まります。
Table 2. PLL Reference Clock (BICK) Frequency
BICK Frequency
BITFS[1:0]
00 (default)
01
10
11
DFS[2:0]
fs
64fs
48fs
32fs
N/A
000
7.35kHz
470.4kHz
352.8kHz
235.2kHz
---
(default)
8kHz
512kHz
384kHz
256kHz
---
001
11.025kHz
705.6kHz
NA (Note 31)
352.8kHz
---
12kHz
768kHz
NA (Note 31)
384kHz
---
010
14.7kHz
940.8kHz
705.6kHz
470.4kHz
---
16kHz
1024kHz
768kHz
512kHz
---
011
22.05kHz
1.4112MHz
1.0584MHz
705.6kHz
---
24kHz
1.536MHz
1.152MHz
768kHz
---
100
29.4kHz
1.8816MHz
1.4112MHz
940.8kHz
---
32kHz
2.048MHz
1.536MHz
1.024MHz
---
101
44.1kH
2.8224MHz
2.1168MHz
1.4112MHz
---
48kHz
3.072MHz
2.304MHz
1.536MHz
---
110, 111
N/A
---
---
---
---
N/A: Not Available
Note 31. fs=12kHz, 11.025kHz と BICK=48fs の組み合わせはできません。
PLL は BICK を逓倍して内部マスタクロック(PLLMCLK) 147.456 MHz または 135.4752 MHz を発生し
ます。
Table 3. Internal Master Clock
Internal Master Clock
(PLLMCLK) Frequency
48kHz base
44.1kHz base
147.456MHz
135.4752MHz
[AK4940]
018004574-J-01 2019/01
- 17 -
■ オーディオシリアルインタフェースフォーマット
ADCとDACのデータコードは2’s complimentaryで、MSB firstです。フォーマットはMSB justified, LSB
justified, I
2
S compatible, PCMを選択できます。
Table 4. Audio Serial Interface Format Setting
LRIF
[1:0]bits
DOFAD
[1:0]bits
DIFDA
[1:0]bits
BITFS
[1:0]bits
Format
Format
Type
ADC Data
Length &
Position
DAC Data
Length &
Position
BICK
Frequency
Data and LRCK
BICK
Frequency
00
00
00
00
MSB Justified 24-bit
64fs
01
01
00
LSB Justified 24-bit
64fs
01
LSB Justified 24-bit
48fs
10
10
00
LSB Justified 20-bit
64fs
01
LSB Justified 20-bit
48fs
11
11
00
LSB Justified 16-bit
64fs
01
LSB Justified 16-bit
48fs
10
LSB Justified 16-bit
32fs
01
00
00
00
I
2
S Compatible 24-bit
64fs
01
I
2
S Compatible 24-bit
48fs
11
10
I
2
S Compatible 16-bit
32fs
10
00
00
00
PCM Short Frame 24-bit
64fs
11
00
00
00
PCM Long Frame 24-bit
64fs
Others
N/A
N/A
LRCKのスタートエッジにおけるBICKのエッジ方向をBCKP bitで選択できます。
Table 5. BICK Edge Direction at LRCK Start Edge
BCKP bit
BICK Edge Direction
0
Falling
(default)
1
Rising
[AK4940]
018004574-J-01 2019/01
- 18 -
Serial Interface Format Examples
MSB Justified 24bit, BICK=64fs
31
30
29
28
27
10
9
8
7
6
5
4
3
2
1
0
31
30
29
28
27
10
9
8
7
6
5
4
3
2
1
0
MONO ch
LRCK
(LRIF[1:0]= “00”)
BICK
(BITFS[1:0]= “00”)
(BCKP= “0”)
22
21
20
19
2
1
0
23
SDOUT
(DOFAD[1:0]= “00”)
22
21
20
19
2
1
0
23
SDIN
(DIFDA[1:0]= “00”)
Don’t care
Figure 8. MSB Justified 24bit, BICK=64fs
LSB Justified 24bit/20bit/16bit, BICK=64fs
31
30
23
22
21
20
19
18
17
16
15
14
1
0
31
30
1
0
23
22
21
20
19
18
17
16
15
14
MONO ch
Don’t care
1
0
15
14
Don’t care
22
21
20
19
23
1
0
18
17
16
15
14
1
0
18
17
16
15
14
19
Don’t care
1
0
19
18
17
16
15
14
Don’t care
LRCK
(LRIF[1:0]= “00”)
BICK
(BITFS[1:0]= “00”)
(BCKP= “1”)
SDIN
(DIFDA[1:0]= “01”)
SDOUT
(DOFAD[1:0]= “01”)
SDOUT
(DOFAD[1:0]= “10”)
SDIN
(DIFDA[1:0]= “10”)
SDIN
(DIFDA[1:0]= “11”)
22
21
20
19
Don’t care
1
0
23
18
17
16
15
14
Don’t care
1
0
14
15
SDOUT
(DOFAD[1:0]= “10”)
Figure 9. LSB Justified 24bit/20bit/16bit, BICK=64fs
[AK4940]
018004574-J-01 2019/01
- 19 -
LSB Justified 24bit/20bit/16bit, BICK=48fs
MONO ch
Don’t care
1
0
15
14
13
12
11
10
19
18
17
16
Don’t care
1
0
15
14
13
12
11
10
23
22
19
18
17
16
15
14
13
12
11
10
1
0
21
20
23
22
19
18
17
16
15
14
13
12
11
10
1
0
21
20
22
21
20
19
1
0
23
18
17
16
15
14
13
12
11
10
22
21
20
19
1
0
23
18
17
16
15
14
13
12
11
10
1
0
15
14
13
12
11
10
18
17
16
15
1
0
14
13
12
11
10
19
LRCK
(LRIF[1:0]= “00”)
BICK
(BITFS[1:0]= “01”)
(BCKP= ”0”)
SDIN
(DIFDA[1:0]= “01”)
SDOUT
(DOFAD[1:0]= “01”)
SDOUT
(DOFAD[1:0]= “10”)
SDIN
(DIFDA[1:0]= “10”)
SDIN
(DIFDA[1:0]= “11”)
SDOUT
(DOFAD[1:0]= “11”)
Don’t care
Don’t care
Don’t care
Figure 10. LSB Justified 24bit/20bit/16bit, BICK=48fs
LSB Justified 16bit, BICK=32fs
MONO ch
15
14
11
10
9
8
7
6
5
4
3
2
1
0
13
12
15
14
11
10
9
8
7
6
5
4
3
2
1
0
13
12
14
13
12
11
15
10
9
8
7
6
5
4
3
2
1
0
LRCK
(LRIF[1:0]= “00”)
BICK
(BITFS[1:0]= “10”)
(BCKP= “1”)
SDIN
(DIFDA[1:0]= “11”)
SDOUT
(DOFAD[1:0]= “11”)
14
13
12
11
15
10
9
8
7
6
5
4
3
2
1
0
Don’t care
Figure 11. LSB Justified 16bit, BICK=32fs
[AK4940]
018004574-J-01 2019/01
- 20 -
I²S Compatible 24bit, BICK=64fs
22
21
20
3
2
1
0
23
MONO ch
31
30
29
28
27
10
9
8
7
6
5
4
3
2
1
0
31
30
29
28
27
10
9
8
7
6
5
4
3
2
1
0
22
21
20
3
2
1
0
23
Don’t care
Don’t care
LRCK
(LRIF[1:0]= “01”)
BICK
(BITFS[1:0]= “00”)
(BCKP= “0”)
SDIN
(DIFDA[1:0]= “00”)
SDOUT
(DOFAD[1:0]= “00”)
Figure 12. I²S Compatible 24bit, BICK=64fs
I
2
S Compatible 24bit, BICK=48fs
22
21
20
11
10
2
9
8
23
MONO ch
23
22
21
20
19
10
9
8
7
6
5
4
3
2
1
0
23
22
4
21
20
19
10
9
8
7
6
5
4
3
2
1
0
22
21
20
11
10
9
8
23
3
2
1
0
3
2
1
0
7
6
5
4
7
6
5
4
LRCK
(LRIF[1:0]= “01”)
BICK
(BITFS[1:0]= “01”)
(BCKP= “0”)
SDIN
(DIFDA[1:0]= “00”)
SDOUT
(DOFAD[1:0]= “00”)
Don’t care
Don’t care
Figure 13. I²S Compatible 24bit, BICK=48fs
I
2
S Compatible 16bit, BICK=32fs
14
13
12
11
10
2
9
8
15
MONO ch
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
14
13
12
11
10
9
8
15
3
2
1
0
3
2
1
0
7
6
5
4
7
6
5
4
LRCK
(LRIF[1:0]= “01”)
BICK
(BITFS[1:0]= “10”)
(BCKP= “0”)
SDIN
(DIFDA[1:0]= “11”)
SDOUT
(DOFAD[1:0]= “00”)
Don’t care
Don’t care
Figure 14. I²S Compatible 16bit, BICK=32fs
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1
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2
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-
5
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