AKM AK4628AVQ 仕様

[AK4628A]

MS0385-J-01 2012/09

- 1 -

概要

AK4628Aは2ch ADCと8ch DACを内蔵する1チップ24bit CODECです。ADCにはワイドダイナミックレ

ンジを実現するエンハンスト・デュアルビット方式を採用、DACには新開発のアドバンスト・マルチビ

ット方式を採用、更に広いダイナミックレンジと低帯域外ノイズを実現しています。補助ディジタルオ

ーディオ入力はADC出力の代わりに外部オーディオデータをデータ出力に出力することができます。コ

ントロールはピンから直接設定されるか、または独立したシリアルμP I/Fを通して設定されます。

AK4628AはADCに102dB、DACに106dBのダイナミックレンジを持ち、ホームシアターシステムやカー

オーディオサラウンドシステムに最適です。さらにAC-3対応のバランスボリュームを内蔵するため、

IEC60958レシーバ(AK4112B)と組み合わせて容易にAC-3システムが実現できます。小型44ピンLQFP

パッケージに実装され、基板スペースを削減します。

*AC-3はDolby Laboratoriesの登録商標です。

特長

 2ch 24bit ADC

- 64倍オーバサンプリング

- サンプリング周波数: 最大96kHz

- 直線位相ディジタルフィルタ内蔵

- シングルエンド入力

- S/(N+D): 92dB

- ダイナミックレンジ, S/N: 102dB

- オフセットキャンセル用ディジタルHPF

- I/Fフォーマット: 前詰め, I

2

S, TDM

- オーバフローフラグ

 8ch 24bit DAC

- 128倍オーバサンプリング

- サンプリング周波数: 最大192kHz

- 24ビット8倍ディジタルフィルタ

- シングルエンド出力

- S/(N+D): 90dB

- ダイナミックレンジ, S/N: 106dB

- I/Fフォーマット: 前詰め, 後詰め(20bit,24bit), I

2

S, TDM

- チャネル独立ディジタルボリューム内蔵 (128レベル, 0.5dBステップ)

- ソフトミュート

- ディエンファシス内蔵 (32kHz, 44.1kHz, 48kHz対応)

- ゼロ検出機能

 強ジッタ耐力

 TTLレベルディジタルI/F

 シリアルµP I/F: 3線シリアル, I

2

Cバス

 マスタクロック: 256fs, 384fs, 512fs (fs=32kHz ∼ 48kHz)

128fs, 192fs, 256fs (fs=64kHz ∼ 96kHz)

128fs (fs=120kHz~ 192kHz)

 電源電圧: 4.5 ∼ 5.5V

 出力バッファ用電源: 2.7 ∼ 5.5V

 小型パッケージ: 44ピンLQFP

 AK4529 ピン互換

High Performance Multi-channel Audio CODEC

A

K4628A

[AK4628A]

MS0385-J-01 2012/09

- 2 -

 ブロック図

Audio

I/F

LPF

DAC

DATT

LPF

DAC

DATT

LPF

DAC

DATT

LPF DAC

DATT

LPF DAC

DATT

LOUT1

ROUT1

LOUT2

ROUT2

LOUT3

ROUT3

DAC

DATT

AK4628A

ADC

HPF

ADC

HPF

RIN

LIN

LRCK

BICK

SDOUT1

SDOUT2

SDOUT3

AC3

SDIN

MCKO

LRCK

BICK

XTI

XTO

DIR

SDTO

AK4112B

RX4RX3 RX2 RX1

LRCK

BICK

SDTI1

SDTI2

SDTI3

DAUX

SDOS

MCLK

LRCK

BICK

SDOUT

SDIN1

SDIN2

SDIN3

MCLK

SDTO

Format

Converter

SDOUT4

SDTI4

SDIN4

LPF

DAC

DATT

LPF

DAC

DATT

LOUT4

ROUT4

ブロック図 (DIRとAC-3 DSPは外部)

[AK4628A]

MS0385-J-01 2012/09

- 3 -

 オーダリングガイド

AK4628AVQ -40 ∼ +85°C 44pin LQFP(0.8mm pitch)

AKD4628A 評価ボード

 ピン配置

SDOS

TDM0

1

I2C

44

2

SMUTE 3

BICK 4

LRCK

5

SDTI1 6

SDTI2 7

SDTI3 8

SDTO

9

DAUX 10

DFS0 11

LOOP0/SDA/CDTI

43

DIF1/SCL/CCLK

42

41

40

MCLK

39

DZF1

38

A

VSS

37

AVDD

36

VREFH

35

VCOM

34

SDTI4

12

DZFE

13

TVDD

14

DVDD

15

DVSS

16

17

TST1

18

CAD1

19

CAD0

20

LOUT4

21

ROUT4

22

33

32

31

30

29

28

27

26

25

24

23

DZF2/OVF

RIN

LIN

NC

TST2

ROUT1

LOUT1

ROUT2

LOUT2

ROUT3

LOUT3

AK4628AVQ

Top View

PDN

DIF0/CSN

P/S

[AK4628A]

MS0385-J-01 2012/09

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 AK4529との互換性

1. 機能

機能、性能

AK4529 AK4628A

DAC サンプリング周波数最大 96kHz 最大 192kHz

TDM128 (96kHz)

なしあり

デジタルボリューム 256レベル 128レベル

ソフトミュートデジタルボリュームとは独立デジタルボリュームに従属

DAC チャンネル・パワー

ダウン

なしあり

2. ピン

pin# AK4529 AK4628A

11 DFS DFS0

18 TST TST1

29 NC TST2

44 TDM TDM0

3. レジスタ

Addr AK4529 AK4628A

00H TDM TDM0

00H Not available TDM1

01H DFS DFS0

01H Not available DFS1

09H Not available PD4, PD3, PD2, PD1

[AK4628A]

MS0385-J-01 2012/09

- 5 -

ピン／機能

No.

I/O

1 SDOS I

SDTOソース選択ピン (Note 1)

“L”: 内部ADC出力, “H”: DAUX入力

TDM0= “1”のとき、SDOSピンは “L”にして下さい。

2 I2C I

シリアルコントロールモード選択ピン

“L”: 3線シリアル, “H”: I

2

Cバス

3 SMUTE I

ソフトミュートピン (Note 1)

“H”でソフトミュート開始。 “L”で解除されます。

4 BICK I

オーディオシリアルデータクロックピン

5 LRCK I

入力チャネルクロックピン

6 SDTI1 I

DAC1オーディオシリアルデータ入力ピン

7 SDTI2 I

DAC2オーディオシリアルデータ入力ピン

8 SDTI3 I

DAC3オーディオシリアルデータ入力ピン

9 SDTO O

オーディオシリアルデータ出力ピン

10 DAUX I

補助オーディオシリアルデータ入力ピン

11 DFS0 I

倍速サンプリングモードピン (Note 1)

“L”: 通常速, “H”: 2倍速

12 SDTI4 I

DAC4オーディオシリアルデータ入力ピン

13 DZFE I

ゼロ入力検出機能有効ピン

“L”: Parallel mode時はmode 7(disable), Serial mode時はDZFM3-0ビットで選択可,

“H”: mode 0 (8chのANDでDZF1から出力)

14 TVDD -

出力バッファ用電源ピン, 2.7V∼5.5V

15 DVDD -

ディジタル電源ピン, 4.5V∼5.5V

16 DVSS -

ディジタルグランドピン, 0V

17 PDN I

パワーダウン&リセットピン

このピンを “L” にするとパワーダウン状態になり、レジスタは初期化されま

す。P/S, CAD1-0を切り替えた場合はPDNピンでリセットして下さい。

18 TST1 I

テストピン

DVSSに接続して下さい。

19 CAD1 I

チップアドレス1ピン

20 CAD0 I

チップアドレス0ピン

21 LOUT4 O

DAC4 Lチャネルアナログ出力ピン

22 ROUT4 O

DAC4 Rチャネルアナログ出力ピン

[AK4628A]

MS0385-J-01 2012/09

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No. Pin Name I/O Function

23 LOUT3 O

DAC3 Lチャネルアナログ出力ピン

24 ROUT3 O

DAC3 Rチャネルアナログ出力ピン

25 LOUT2 O

DAC2 Lチャネルアナログ出力ピン

26 ROUT2 O

DAC2 Rチャネルアナログ出力ピン

27 LOUT1 O

DAC1 Lチャネルアナログ出力ピン

28 ROUT1 O

DAC1 Rチャネルアナログ出力ピン

29 TST2 I

テストピン (Internal pull-down pin)

オープンまたは、AVSSに接続して下さい。

30 NC - No Connect

No internal bonding.

31 LIN I

Lチャネルアナログ入力ピン

32 RIN I

Rチャネルアナログ入力ピン

DZF2 O

ゼロ入力検出2ピン (Note 2)

グループ2の入力データが8192回連続して “0” の時、またはRSTNビットが “0”

の時、またはPWDANビットが “0”の時、 “H”になります。

P/S= “H” の時は常に “L” です。

33

OVF O

アナログ入力オーバフロー検出ピン (Note 3)

LchまたはRchのアナログ入力がオーバフローした時、 “H”になります。

34 VCOM O

コモン電圧出力ピン, AVDD/2

電源ノイズを除去するために容量の大きい(2.2μF程度)コンデンサを付けて下

さい。

35 VREFH I

基準電圧入力ピン, AVDD

36 AVDD -

アナログ電源ピン, 4.5V∼5.5V

37 AVSS -

アナロググランドピン, 0V

38 DZF1 O

ゼロ入力検出1ピン (Note 2)

グループ1の入力データが8192回連続して “0” の時、またはRSTNビットが “0”

の時、またはPWDANビットが “0” の時、 “H”になります。

P/S= “H” の時にはDZFEピンにより出力が選択できます。

39 MCLK I

マスタクロック入力ピン

40 P/S I

パラレル／シリアル選択ピン

“L”: シリアルコントロールモード, “H”: パラレルコントロールモード

DIF0 I

オーディオデータインタフェースフォーマット0ピン

(パラレルコントロールモード時)

41

CSN I

チップセレクトピン (3線シリアルコントロールモード時)

I

2

Cバスコントロールモード時はDVDDに接続して下さい。

DIF1 I

オーディオデータインタフェースフォーマット1ピン

(パラレルコントロールモード時)

42

SCL/CCLK I

コントロールデータクロックピン (シリアルコントロールモード時)

I2C = “L”: CCLK (3線シリアル), I2C = “H”: SCL (I

2

Cバス)

LOOP0 I

ループバックモード0ピン (パラレルコントロールモード時)

ADCから全DACへのディジタルループバックを有効にします。

43

SDA/CDTI I/O

コントロールデータ入力ピン (シリアルコントロールモード時)

I2C = “L”: CDTI (3線シリアル), I2C = “H”: SDA (I

2

Cバス)

44 TDM0 I

TDM I/Fフォーマットモードピン (Note 1)

“L”: 通常フォーマット, “H”: TDMフォーマット

Notes: 1. P/S = “L”の時、SDOS, SMUTE, DFS0, TDM0ピンはレジスタとORが取られます。

2. P/S = “L”かつDZFE = “L”の時、グループ1と2はDZFM3-0ビットで選択できます。

3. このピンは、シリアルコントロールモードでOVFEビットを “1”に設定すると、

OVFピンになります。

4. プルダウンピン以外の全てのデジタル入力ピンはフローティングにしないで下さい。

[AK4628A]

MS0385-J-01 2012/09

- 7 -

絶対最大定格

(AVSS=DVSS=0V; Note 5)

Parameter Symbol min max Unit

Power Supplies Analog

Digital

Output buffer

|AVSS-DVSS| (Note 6)

AVDD

DVDD

TVDD

ΔGND

-0.3

-

6.0

0.3

V

Input Current (any pins except for supplies) IIN -

±10

mA

Analog Input Voltage VINA -0.3 AVDD+0.3 V

Digital Input Voltage

(Expect LRCK, BICK pins)

(LRCK, BICK pins)

VIND1

VIND2

-0.3

DVDD+0.3

TVDD+0.3

V

Ambient Temperature (power applied) Ta -40 85

°C

Storage Temperature Tstg -65 150

°C

Notes: 5. 電圧はすべてグランドに対する値です。

6. AVSSとDVSSはアナロググランドに接続して下さい。

注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。

また通常の動作は保証されません。

推奨動作条件

(AVSS=DVSS=0V; Note 5)

Parameter Symbol min typ max Unit

Power Supplies

(Note 7)

Analog

Digital

Output buffer

AVDD

DVDD

TVDD

4.5

2.7

5.0

5.5

V

Notes: 5. 電圧はすべてグランドに対する値です。

7. AVDD, DVDD, TVDDの立ち上げシーケンスを考える必要はありません。

I2Cバスと接続して使う場合、周辺デバイスが電源ONの状態でAK4628AのみをOFFにしないでくだ

さい。

注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので

十分ご注意下さい。

[AK4628A]

MS0385-J-01 2012/09

- 8 -

アナログ特性

(Ta=25°C; AVDD=DVDD=TVDD=5V; AVSS=DVSS=0V; VREFH=AVDD; fs=48kHz; BICK=64fs;

Signal Frequency=1kHz; 24bit Data; Measurement Frequency=20Hz∼20kHz at 48kHz, 20Hz~40kHz at fs=96kHz,

20Hz~40kHz at fs=192kHz; unless otherwise specified)

Parameter min typ max Unit

ADC Analog Input Characteristics

Resolution 24 Bits

S/(N+D) (-0.5dBFS) fs=48kHz

fs=96kHz

84

-

92

86

dB

DR (-60dBFS) fs=48kHz, A-weighted

fs=96kHz

fs=96kHz, A-weighted

94

88

93

102

96

102

dB

S/N (Note 8) fs=48kHz, A-weighted

fs=96kHz

fs=96kHz, A-weighted

94

88

93

102

96

102

dB

Interchannel Isolation 90 110 dB

DC Accuracy

Interchannel Gain Mismatch 0.2 0.3 dB

Gain Drift 20 -

ppm/°C

Input Voltage AIN=0.62xVREFH 2.90 3.10 3.30 Vpp

Input Resistance (Note 9) 15 25

kΩ

Power Supply Rejection (Note 10) 50 dB

DAC Analog Output Characteristics

Resolution 24 Bits

S/(N+D) fs=48kHz

fs=96kHz

fs=192kHz

80

78

-

90

88

dB

DR (-60dBFS) fs=48kHz, A-weighted

fs=96kHz

fs=96kHz, A-weighted

fs=192kHz

fs=192kHz, A-weighted

95

88

94

-

106

100

106

100

106

dB

S/N (Note 11) fs=48kHz, A-weighted

fs=96kHz

fs=96kHz, A-weighted

fs=192kHz

fs=192kHz, A-weighted

95

88

94

-

106

100

106

100

106

dB

Interchannel Isolation 90 110 dB

DC Accuracy

Interchannel Gain Mismatch 0.2 0.5 dB

Gain Drift 20 -

ppm/°C

Output Voltage AOUT=0.6xVREFH 2.75 3.0 3.25 Vpp

Load Resistance 5

kΩ

Power Supply Rejection (Note 10) 50 dB

Notes: 8. CCIR-ARMで測定した場合は98dB(@fs=48kHz)です。

9. fs=96kHz の時、入力抵抗は16kΩ(typ)です。

10. VREFHを+5.0Vに固定して、AVDD, DVDD, TVDDに1kHz, 50mVppの正弦波を重畳した場合。

11. CCIR-ARMで測定した場合は102dB(@fs=48kHz)です。

[AK4628A]

MS0385-J-01 2012/09

- 9 -

Parameter min typ max Unit

Power Supplies

Power Supply Current (AVDD+DVDD+TVDD)

Normal Operation (PDN = “H”)

AVDD fs=48kHz, 96kHz

fs=192kHz

DVDD+TVDD fs=48kHz (Note 12)

fs=96kHz

fs=192kHz

Power-down mode (PDN = “L”) (Note 13)

45

34

18

24

27

80

67

51

27

36

40

200

mA

μA

Notes: 12. TVDD=0.1mA(typ).

13. 静止時。クロックを含む全てのディジタル入力ピンをDVSSに固定した場合の値です。

[AK4628A]

MS0385-J-01 2012/09

- 10 -

フィルタ特性

(Ta=25°C; AVDD=DVDD=4.5∼5.5V; TVDD=2.7∼5.5V; fs=48kHz)

Parameter Symbol min typ max Unit

ADC Digital Filter (Decimation LPF):

Passband (Note 14)

±0.1dB

-0.2dB

-3.0dB

PB 0

-

20.0

23.0

18.9

-

kHz

Stopband SB 28 kHz

Passband Ripple PR

±0.04

dB

Stopband Attenuation SA 68 dB

Group Delay (Note 15) GD 16 1/fs

Group Delay Distortion

ΔGD

0

μs

ADC Digital Filter (HPF):

Frequency Response (Note 14) -3dB

-0.1dB

FR 1.0

6.5

Hz

DAC Digital Filter:

Passband (Note 14) -0.1dB

-6.0dB

PB 0

-

24.0

21.8

-

kHz

Stopband SB 26.2 kHz

Passband Ripple PR

±0.02

dB

Stopband Attenuation SA 54 dB

Group Delay (Note 15) GD 19.2 1/fs

DAC Digital Filter + Analog Filter:

Frequency Response: 0 ∼ 20.0kHz

40.0kHz (Note 16)

80.0kHz (Note 16)

FR

±0.2

±0.3

±1.0

dB

Notes:

14. 通過域と阻止域はfsに比例します。

例えば、-0.1dBでの21.8kHzは0.454 x fsです。

15. ディジタルフィルタによる演算遅延で、アナログ信号が入力されてから両チャネルの24ビットデータ

がADCの出力レジスタにセットされるまでの時間です。

DACについては、両チャネルの20/24ビットデータがDACの入力レジスタにセットされてからアナログ

信号が出力されるまでの時間です。

16. 40.0kHz; fs=96kHz , 80.0kHz; fs=192kHz.

DC特性

(Ta=25°C; AVDD=DVDD=4.5∼5.5V; TVDD=2.7∼5.5V)

Parameter Symbol min typ max Unit

High-Level Input Voltage

Low-Level Input Voltage

VIH

VIL

2.2

-

0.8

V

High-Level Output Voltage

(SDTO, LRCK, BICK pins: Iout=-100μA)

(DZF1, DZF2/OVF pins: Iout=-100μA)

Low-Level Output Voltage

(SDTO, LRCK, BICK,DZF1, DZF2/OVF pins:

Iout= 100μA)

(SDA pins: Iout= 3mA)

VOH

VOL

TVDD-0.5

AVDD-0.5

-

0.5

0.4

V

Input Leakage Current (Note 17) Iin - - ±10 μA

Note 17: TST2ピンは内部でプルダウンされています。(typ. 100kΩ)

[AK4628A]

MS0385-J-01 2012/09

- 11 -

スイッチング特性

(Ta=25℃; AVDD=DVDD=4.5∼5.5V; TVDD=2.7∼5.5V; C

L

=20pF)

Parameter Symbol min typ max Unit

Master Clock Timing

256fsn, 128fsd:

Pulse Width Low

Pulse Width High

384fsn, 192fsd:

Pulse Width Low

Pulse Width High

512fsn, 256fsd:

Pulse Width Low

Pulse Width High

fCLK

tCLKL

tCLKH

fCLK

tCLKL

tCLKH

fCLK

tCLKL

tCLKH

8.192

27

12.288

20

16.384

15

12.288

18.432

24.576

MHz

ns

MHz

ns

MHz

ns

LRCK Timing

Normal mode (TDM0= “0”, TDM1= “0”)

Normal Speed Mode

Double Speed Mode

Quad Speed Mode

Duty Cycle

fsn

fsd

fsq

Duty

32

64

120

45

48

96

192

55

kHz

%

TDM256 mode (TDM0= “1”, TDM1= “0”)

LRCK frequency

“H” time

“L” time

fsn

tLRH

tLRL

32

1/256fs

48

kHz

ns

TDM128 mode (TDM0= “1”, TDM1= “1”)

LRCK frequency

“H” time

“L” time

fsd

tLRH

tLRL

64

1/128fs

96

kHz

ns

Audio Interface Timing

Normal mode (TDM0= “0”, TDM1= “0”)

BICK Period

BICK Pulse Width Low

Pulse Width High

LRCK Edge to BICK “↑” (Note 18)

BICK “↑” to LRCK Edge (Note 18)

LRCK to SDTO(MSB)

BICK “↓” to SDTO

SDTI1-4,DAUX Hold Time

SDTI1-4,DAUX Setup Time

tBCK

tBCKL

tBCKH

tLRB

tBLR

tLRS

tBSD

tSDH

tSDS

81

32

20

40

ns

TDM256 mode (TDM0= “1”, TDM1= “0”)

BICK Period

BICK Pulse Width Low

Pulse Width High

LRCK Edge to BICK “↑” (Note 18)

BICK “↑” to LRCK Edge (Note 18)

BICK “↓” to SDTO

SDTI1 Hold Time

SDTI1 Setup Time

tBCK

tBCKL

tBCKH

tLRB

tBLR

tBSD

tSDH

tSDS

81

32

20

10

20

ns

TDM128 mode (TDM0= “1”, TDM1= “1”)

BICK Period

BICK Pulse Width Low

Pulse Width High

LRCK Edge to BICK “↑” (Note 18)

BICK “↑” to LRCK Edge (Note 18)

BICK “↓” to SDTO

SDTI1-2 Hold Time

SDTI1-2 Setup Time

tBCK

tBCKL

tBCKH

tLRB

tBLR

tBSD

tSDH

tSDS

81

32

20

10

20

ns

Notes: 18. この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。

[AK4628A]

MS0385-J-01 2012/09

- 12 -

Parameter Symbol min typ max Unit

Control Interface Timing (3-wire Serial mode):

CCLK Period

CCLK Pulse Width Low

Pulse Width High

CDTI Setup Time

CDTI Hold Time

CSN “H” Time

CSN “↓” to CCLK “↑”

CCLK “↑” to CSN “↑”

tCCK

tCCKL

tCCKH

tCDS

tCDH

tCSW

tCSS

tCSH

200

80

40

150

50

ns

Control Interface Timing (I

2

C Bus mode):

SCL Clock Frequency

Bus Free Time Between Transmissions

Start Condition Hold Time (prior to first clock pulse)

Clock Low Time

Clock High Time

Setup Time for Repeated Start Condition

SDA Hold Time from SCL Falling (Note 19)

SDA Setup Time from SCL Rising

Rise Time of Both SDA and SCL Lines

Fall Time of Both SDA and SCL Lines

Setup Time for Stop Condition

Pulse Width of Spike Noise Suppressed by Input Filter

fSCL

tBUF

tHD:STA

tLOW

tHIGH

tSU:STA

tHD:DAT

tSU:DAT

tR

tF

tSU:STO

tSP

-

4.7

4.0

4.7

4.0

4.7

0

0.25

-

4.0

0

100

-

1.0

0.3

-

50

kHz

μs

ns

Power-down & Reset Timing

PDN Pulse Width (Note 20)

PDN “↑” to SDTO valid (Note 21)

tPD

tPDV

150

522

ns

1/fs

Notes: 19. データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。

20. 電源投入時はPDNピンを “L” から “H” にすることでリセットがかかります。

21. PDN を立ち下げてからのLRCKの立ち上がりの回数です。

22. I

2

C-busはNXP B.V.の商標です。

[AK4628A]

MS0385-J-01 2012/09

- 13 -

 タイミング波形

1/fCLK

tCLKL

VIH

tCLKH

MCLK

VIL

1/fsn, 1/fsd

LRCK

VIH

VIL

tBCK

tBCKL

VIH

tBCKH

BICK

VIL

クロックタイミング (TDM0= “0”)

1/fCLK

tCLKL

VIH

tCLKH

MCLK

VIL

1/fs

LRCK

VIH

VIL

tLRLtLRH

tBCK

tBCKL

VIH

tBCKH

BICK

VIL

クロックタイミング (TDM0= “1”)

[AK4628A]

MS0385-J-01 2012/09

- 14 -

tLRB

LRCK

VIH

BICK

VIL

tLRS

SDTO

50%TVDD

tBSD

VIH

VIL

tBLR

tSDS

SDTI

VIH

VIL

tSDH

オーディオインタフェースタイミング (TDM0= “0”)

tLRB

LRCK

VIH

BICK

VIL

SDTO 50%TVDD

tBSD

VIH

VIL

tBLR

tSDS

SDTI

VIH

VIL

tSDH

オーディオインタフェースタイミング (TDM0= “1”)

[AK4628A]

MS0385-J-01 2012/09

- 15 -

tCSS

CSN

VIH

CCLK

VIL

VIH

CDTI

VIL

VIH

VIL

C1 C0 R/W A4

tCCKL tCCKH

tCDS tCDH

WRITEコマンド入力タイミング(3線シリアルモード)

CSN

VIH

CCLK

VIL

VIH

CDTI

VIL

VIH

VIL

D3 D2 D1 D0

tCSW

tCSH

WRITEデータ入力タイミング(3線シリアルモード)

tHIGH

SCL

SDA

VIH

tLOW

tBUF

tHD:STA

tR

tF

tHD:DAT tSU:DAT tSU:STA

Stop Start Start Stop

tSU:STO

VIL

VIH

VIL

tSP

I

2

Cバスモードタイミング

tPD

VIL

PDN

tPDV

SDTO

50%TVDD

VIH

パワーダウン＆リセットタイミング

[AK4628A]

MS0385-J-01 2012/09

- 16 -

動作説明

 システムクロック

必要なクロックは、MCLK, LRCK, BICK です。MCLKとLRCKは同期する必要はありますが位相を合わせる

必要はありません。MCLK周波数を設定する方法は、DFS0ピンまたはDFS0, DFS1ビットで設定する方法

(Manual Setting Mode) とデバイス内部で自動設定する方法 (Auto Setting Mode) の2つがあります。Manual

Setting Mode (ACKS = “0”: Default)では、DFS0, DFS1でサンプリングスピードが設定され(表1)、各スピードで

のMCLK周波数は自動検出され、内部クロックは適切な周波数に自動設定されます(表2,3,4)。Auto Setting Mode

(ACKS = “1”) では、MCLK周波数は自動検出され(表5)、内部クロックは適切な周波数に自動設定される(表6)

ため、DFSの設定は不要です。

動作時(PDN = “H”)に外部クロック(MCLK,BICK)を止めてはいけません。これらのクロックが供給されない場

合、内部にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性がありま

す。クロックを止める場合はパワーダウン状態(PDN = “L”)またはリセット状態(RSTN = “0”)にして下さい。

電源ON等のリセット解除時(PDN= “↑”)はMCLK, LRCKが入力されるまでパワーダウン状態です。

DFS1 DFS0 Sampling Speed (fs)

0 0 Normal Speed Mode 32kHz~48kHz

0 1 Double Speed Mode 64kHz~96kHz

Default

1 0 Quad Speed Mode 120kHz~192kHz

表1.サンプリングスピード (Manual Setting Mode)

LRCK MCLK (MHz) BICK (MHz)

fs 256fs 384fs 512fs 64fs

32.0kHz 8.1920 12.2880 16.3840 2.0480

44.1kHz 11.2896 16.9344 22.5792 2.8224

48.0kHz 12.2880 18.4320 24.5760 3.0720

表2. システムクロック例 (Normal Speed Mode @Manual Setting Mode)

LRCK MCLK (MHz) BICK (MHz)

fs 128fs 192fs 256fs 64fs

88.2kHz 11.2896 16.9344 22.5792 5.6448

96.0kHz 12.2880 18.4320 24.5760 6.1440

表3. システムクロック例 (Double Speed Mode @Manual Setting Mode)

(注:Double Speed Mode時 (DFS1= “0”, DFS0 = “1”)の128fsと192fsでは、ADCは自動パワーダウ

ンします。)

LRCK MCLK (MHz) BICK (MHz)

fs 128fs 192fs 256fs 64fs

176.4kHz 22.5792 - - 11.2896

192.0kHz 24.5760 - - 12.2880

表4. システムクロック例 (Quad Speed Mode @Manual Setting Mode)

(注:Quad Speed Mode時 (DFS1= “1”, DFS0 = “0”)では、ADCは自動パワーダウンします。)

[AK4628A]

MS0385-J-01 2012/09

- 17 -

MCLK Sampling Speed

512fs Normal

256fs Double

128fs Quad

表5. サンプリングスピード (Auto Setting Mode)

LRCK MCLK (MHz)

fs 128fs 256fs 512fs

Sampling

Speed

32.0kHz - - 16.3840

44.1kHz - - 22.5792

48.0kHz - - 24.5760

Normal

88.2kHz - 22.5792 -

96.0kHz - 24.5760 -

Double

176.4kHz 22.5792 - -

192.0kHz 24.5760 - -

Quad

表6. システムクロック例 (Auto Setting Mode)

 ディエンファシスフィルタ

IIR 3 (32kHz, 44.1kHz, 48kHz) (50/15µs )

Double Speed Mode Quad Speed Mode OFF

DAC1(SDTI1), DAC2(SDTI2), DAC3(SDTI3), DAC4(SDTI4)

Mode Sampling Speed DEM1 DEM0 DEM

0 Normal Speed 0 0 44.1kHz

1 Normal Speed 0 1 OFF

2 Normal Speed 1 0 48kHz

3 Normal Speed 1 1 32kHz

Default

7.

 ディジタルHPF

ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=48kHz時1.0Hzになっ

ており、周波数応答はfsに比例します。

[AK4628A]

MS0385-J-01 2012/09

- 18 -

 オーディオインタフェースフォーマット

TDM0,1= “L”のとき、4種類のデータフォーマット(表8)がDIF1-0で選択できます。全モードともMSBファース

ト、2’sコンプリメントのデータフォーマットで、SDTOはBICKの立ち下がりで出力され、SDTI/DAUXはBICK

の立ち上がりでラッチされます。

図1∼4はSDOS = “0”の場合のタイミングです。このときSDTOにはADC出力データが出力されます。SDOS = “1”

の場合は、DAUX入力データがSDTOフォーマットに変換されて出力されます。SDTIの入力フォーマットの

うち、mode2, 3, 6, 7,10,11を16 ∼ 20ビットで使った場合はデータのないLSBには “0” を入力して下さい。

LRCK BICK

Mode TDM 1 TDM0 DIF1 DIF0 SDTO SDTI1-4,

DAUX

I/O I/O

0 0 0 0 0

24bit, Left

justified

20bit, Right

justified

H/L I

≥ 48fs

I

1 0 0 0 1

24bit, Left

justified

24bit, Right

justified

H/L I

≥ 48fs

I

2 0 0 1 0

24bit, Left

justified

24bit, Left

justified

H/L I

≥ 48fs

I

Default

3 0 0 1 1 24bit, I

2

S 24bit, I

2

S L/H I

≥ 48fs

I

表8. オーディオデータフォーマット (通常モード)

TDM0ピンを “H”に設定すると、TDM I/Fフォーマットとなります。 TDM256 Modeでは SDTI1ピンに全

DAC(8ch)のデータを入力します。SDTI2-4への入力データは無視されます。BICKは256fs固定、LRCKの “H”

幅、 “L”幅は1/256fs(min)です。4種類のデータフォーマット(表9)が DIF1-0で選択できます。全モードともMSB

ファースト、2’sコンプリメントのデータフォーマットで、SDTOはBICKの立ち下がりで出力され、SDTI1は

BICKの立ち上がりでラッチされます。TDMモードのとき、SDOS, LOOP1-0は “0”に設定して下さい。TDM128

Mode (96kHz)は TDM1 で選択できます( 表 10) 。 SDT1 ピンにDAC(4ch; L1,R1,L2,R2) 、 SDT2 ピンに

DAC(4ch;L3,R3,L4,R4)の全8chのデータを入力します。TDM256モードを使用する場合はTDM0ピンまたは

TDM0レジスタを “H”にして下さい。2倍速で使用する場合はTDM0ピンまたはTDM0レジスタとTDM1レジス

タも“H”にして下さい。

LRCK BICK

Mode TDM 1 TDM0 DIF1 DIF0 SDTO SDTI1

I/O I/O

4 0 1 0 0

24bit, Left

justified

20bit, Right

justified

↑

I 256fs I

5 0 1 0 1

24bit, Left

justified

24bit, Right

justified

↑

I 256fs I

6 0 1 1 0

24bit, Left

justified

24bit, Left

justified

↑

I 256fs I

7 0 1 1 1 24bit, I

2

S 24bit, I

2

S

↓

I 256fs I

表9. オーディオデータフォーマット (TDM256モード)

LRCK BICK

Mode TDM 1 TDM0 DIF1 DIF0 SDTO SDTI1,

SDTI2

I/O I/O

8 1 1 0 0

24bit, Left

justified

20bit, Right

justified

↑

I 128fs I

9 1 1 0 1

24bit, Left

justified

24bit, Right

justified

↑

I 128fs I

10 1 1 1 0

24bit, Left

justified

24bit, Left

justified

↑

I 128fs I

11 1 1 1 1 24bit, I

2

S 24bit, I

2

S

↓

I 128fs I

表10. オーディオデータフォーマット (TDM128モード)

[AK4628A]

MS0385-J-01 2012/09

- 19 -

LRCK

BICK

(

64fs

)

SDTO

(

o

)

0 1 2 12 13 14 24 25 31 0 1 2 12 13 14 24 25 31 0

23

1

22 0 23 22 12 11 10 0 23

SDTI

(

i

)

118 019 8 7 118 019 8 7

Lch Data Rch Data

Don’t Care Don’t Care

12 11 10

SDTO-23:MSB, 0:LSB; SDTI-19:MSB, 0:LSB

図1. Mode 0 タイミング

LRCK

BICK

(

64fs

)

SDTO

(

o

)

0 1 2 8 9 10 24 25 31 0 1 2 8 9 10 24 25 31 0

23

1

22 0 23 22 16 15 14 0 23

SDTI

(

i

)

122 023 8 7 122 023 8 7

23:MSB, 0:LSB

Lch Data Rch Data

Don’t Care Don’t Care

16 15 14

図2. Mode 1 タイミング

LRCK

BICK

(

64fs

)

SDTO

(

o

)

0 1 2 21 22 23 24 31 0 1 2 0

23

1

22 1 23 22 23

SDTI

(

i

)

22 23 0 2223

23:MSB, 0:LSB

Lch Data Rch Data

Don’t Care

2

2 1

28 29 30

23

0

22 23 24 31

1

0

Don’t Care

2

21

28 29 30

0

図3. Mode 2 タイミング

LRCK

BICK

(

64fs

)

SDTO

(

o

)

0 1 2 3 22 23 24 25 0 0 1

SDTI

(

i

)

3129 30

23 22 1

22 23 0

23:MSB, 0:LSB

Lch Data Rch Data

Don’t Care

2

2 1

0

2 3 22 23 24 25 031 29 30

23 22 1

2223 0

Don’t Care

2

21

0

1

図4. Mode 3 タイミング

[AK4628A]

MS0385-J-01 2012/09

- 20 -

256 BICK

BICK(256fs)

SDTO(o)

SDTI1(i)

22 0

Lch

32 BICK

18 0

L1

32 BICK

18 0

R1

32 BICK

18 0

L2

32 BICK

18 0

R2

32 BICK

18 0

L3

32 BICK

18 0

R3

32 BICK

18 0

L4

32 BICK

18 0

R4

32 BICK

22 0

Rch

32 BICK

22 23

19 19 19 19 19

23

19 19 19

23

19

LRCK

図5. Mode 4 タイミング

256 BICK

BICK(256fs)

SDTO(o)

SDTI1(i)

22 0

Lch

32 BICK

22 0

L1

32 BICK

22 0

R1

32 BICK

22 0

L2

32 BICK

22 0

R2

32 BICK

22 0

L3

32 BICK

22 0

R3

32 BICK

22 0

L4

32 BICK

22 0

R4

32 BICK

22 0

Rch

32 BICK

22 23

23 23 23 23 23

23

23 23 23

23

LRCK

図6. Mode 5 タイミング

256 BICK

BICK(256fs)

SDTO(o)

SDTI1(i)

22 0

Lch

32 BICK

22 0

L1

32 BICK

22 0

R1

32 BICK

22 0

L2

32 BICK

22 0

R2

32 BICK

22 0

L3

32 BICK

22 0

R3

32 BICK

22 0

L4

32 BICK

22 0

R4

32 BICK

22 0

Rch

32 BICK

22

23

23 23 23 23 23

23

23 23 23

23

LRCK

図7. Mode 6 タイミング

256 BICK

BICK(256fs)

SDTO(o)

SDTI1(i)

23 0

Lch

32 BICK

23 0

L1

32 BICK

23 0

R1

32 BICK

23 0

L2

32 BICK

23 0

R2

32 BICK

23 0

L3

32 BICK

23 0

R3

32 BICK

23 0

L4

32 BICK

23 0

R4

32 BICK

23 0

Rch

32 BICK

23

LRCK

図8. Mode 7 タイミング

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AKM AK4628AVQ 仕様

AKM AK4628AVQ 仕様

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