AKM AK4482VT 仕様

[AK4482]

MS1408-J-01 2012/05

- 1 -

AK4482 24 DAC ΔΣ

(SCF)

216kHz BD, AC-3 AK4482

16pin TSSOP

 : 8kHz ∼ 216kHz

 128

 64 2

 32 4

 24 8 FIR

- (6/fs)

- (5/fs)

-



 SCF

 (32kHz, 44.1kHz, 48kHz )



 ATT (255 )

 I/F : 24 , 24/20/16 , I

2

S

 : 256fs, 384fs, 512fs or 768fs

128fs, 192fs, 256fs or 384fs 2

128fs or 192fs 4

 THD+N: -100dB

 Dynamic Range: 111dB



 : 4.75 ∼ 5.25V

 : 16pin TSSOP (6.4mm x 5.0mm)

111dB 192kHz 24-Bit 2ch ΔΣ DAC

AK4482

[AK4482]

MS1408-J-01 2012/05

- 2 -

LRCK

BICK

SDTI

A

udio

Data

Interface

MCLK

PDN

ΔΣ

Modulator

AOUTL+

8X

Interpolator

SCF

AOUTR+

SCF

V

DD

V

SS

De-emphasis

Control

µP

Interface

Clock

Divider

CSN

CCLK

CDTI

DZF

R

ΔΣ

Modulator

8X

Interpolator

AOUTL-

AOUTR-

DZFL

[AK4482]

MS1408-J-01 2012/05

- 3 -

■

AK4482VT -40 ∼ +85°C 16pin TSSOP (0.65mm pitch)

AKD4482 AK4482 用評価ボード

■

1

MCLK

LRCK

BICK

CSN

CCLK

CDTI

Top

View

2

3

4

5

6

7

8

DZFL

DZFR

VSS

VDD

A

OUTL+

A

OUTL-

A

OUTR+

A

OUTR-

16

15

14

13

12

11

10

9

PDN

SDTI

No. Pin Name I/O Function

1 MCLK I Master Clock Input Pin

An external TTL clock should be input on this pin.

2 BICK I Audio Serial Data Clock Pin

3 SDTI I Audio Serial Data Input Pin

4 LRCK I L/R Clock Pin

5 PDN I Power-Down Mode Pin

When at “L”, the AK4482 is in the power-down mode and is held in reset.

The AK4482 should always be reset upon power-up.

6 CSN I Chip Select Pin

7 CCLK I Control Data Input Pin

8 CDTI I Control Data Input Pin

9 AOUTR- O Rch Negative Analog Output Pin

10 AOUTR+ O Rch Positive Analog Output Pin

11 AOUTL- O Lch Negative Analog Output Pin

12 AOUTL+ O Lch Positive Analog Output Pin

13 VSS - Ground Pin

14 VDD - Power Supply Pin

15 DZFR O Rch Data Zero Input Detect Pin

16 DZFL O Lch Data Zero Input Detect Pin

Note 1. すべての入力ピンはフローティングにしないで下さい。

[AK4482]

MS1408-J-01 2012/05

- 4 -

■

使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。

区分ピン名設定

AOUTL+, AOUTL-

オープン

Analog

AOUTR+, AOUTR- オープン

CSN, CCLK, CDTI VSSに接続

Digital

DZFL, DZFR オープン

(VSS=0V; Note 2)

Parameter Symbol min max Unit

Power Supply VDD -0.3 6.0 V

Input Current (any pins except for supplies) IIN -

±10

mA

Input Voltage VIND -0.3 VDD+0.3 V

Ambient Operating Temperature Ta -40 85

°C

Storage Temperature Tstg -65 150

°C

Note 2. 電圧はすべてグランドピンに対する値です。

注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。

また通常の動作は保証されません。

(VSS=0V; Note 2)

Parameter Symbol min typ max Unit

Power Supply VDD 4.75 5.0 5.25 V

注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分

ご注意下さい。

[AK4482]

MS1408-J-01 2012/05

- 5 -

(特記なき場合は、Ta = 25°C; VDD = 5.0V; fs = 44.1kHz; BICK = 64fs; Signal Frequency = 1kHz;

24bit Input Data; Measurement frequency = 20Hz ∼ 20kHz; R

L

≥2kΩ)

Parameter min typ max Unit

Resolution 24 Bits

Dynamic Characteristics (Note 3)

fs=44.1kHz

BW=20kHz

0dBFS

-60dBFS

-100

-48

-90

-

dB

fs=96kHz

BW=40kHz

0dBFS

-60dBFS

-97

-45

-90

-

dB

THD+N

fs=192kHz

BW=40kHz

0dBFS

-60dBFS

-97

-45

-

dB

Dynamic Range (-60dBFS with A-weighted) (Note 4) 105 111 dB

S/N (A-weighted) (Note 5) 105 111 dB

Interchannel Isolation (1kHz) 90 110 dB

Interchannel Gain Mismatch 0.2 0.5 dB

DC Accuracy

Gain Drift 100 -

ppm/°C

Output Voltage (Note 6)

±2.25 ±2.4 ±2.55

Vpp

Load Resistance (Note 7) 2

kΩ

Power Supplies

Power Supply Current (VDD)

Normal Operation (PDN = “H”, fs=44.1kHz)

Double Operation (PDN = “H”, fs=96kHz)

Quad Operation (PDN = “H”, fs=192kHz)

Power-Down Mode (PDN = “L”) (

Note 8)

20

24

30

10

30

36

45

100

mA

µA

Note 3. Audio Precision (System Two)使用。測定結果は評価ボードのマニュアルを参照下さい。

Note 4. 100dB at 16bit data.

Note 5. S/N比は入力ビット長に依存しません。

Note 6. フルスケール電圧 (0dB)。出力電圧は VDD の電圧に比例します。

AOUT (typ.@0dB) = (AOUT+) - (AOUT-) = ±2.4Vpp×VDD/5。

Note 7. AC負荷に対して。DC負荷がある場合は４kΩ。

Note 8. クロック (MCLK, BICK, LRCK)を含む全ディジタル入力ピンを VDD または VSS に固定した場合の値です。

[AK4482]

MS1408-J-01 2012/05

- 6 -

(Ta = 25°C; VDD = 4.75 ∼ 5.25V; fs = 44.1kHz; SD = “0”; SLOW = “0”)

Parameter Symbol min typ max Unit

Digital filter

Passband ±0.05dB (Note 9)

-6.0dB

PB 0

-

22.05

20.0

-

kHz

Stopband (Note 9) SB 24.1 kHz

Passband Ripple PR -0.005 + 0.0001 dB

Stopband Attenuation SA 70 dB

Group Delay (Note 10) GD - 27 - 1/fs

Digital Filter + SCF

Frequency Response

20.0kHz

40.0kHz

80.0kHz

fs=44.1kHz

fs=96kHz

fs=192kHz

FR

-

-0.2/+0.2

-0.3/+0.3

-1/+0.1

-

dB

Note 9. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、

PB=0.4535*fs(@±0.05dB)、SB=0.546*fs です。

Note 10. ディジタルフィルタによる演算遅延で、16/24ビットデータが入力レジスタにセットされてからアナログ信号が出

力されるまでの時間です。

(Ta = 25

°

C; VDD= 4.75~5.25V; fs = 44.1kHz; SD = “0”; SLOW = “1”)

Parameter Symbol min typ max Unit

Digital Filter

Passband ±0.04dB (Note 11)

-3.0dB

PB

0

-

18.2

8.1

-

kHz

Stopband (Note 11) SB 39.2 kHz

Passband Ripple PR -0.07 +0.02 dB

Stopband Attenuation SA 72 dB

Group Delay (Note 10) GD - 27 - 1/fs

Digital Filter + SCF

Frequency Response

20.0kHz

40.0kHz

80.0kHz

fs=44.kHz

fs=96kHz

fs=192kHz

FR

-

-5/+0.1

-4/+0.1

-5/+0.1

-

dB

Note 11. 各振幅特性の周波数は fs (システムサンプリングレート) に比例します。

例えば、PB = 0.185×fs (@±0.04dB), SB = 0.888×fsです。

[AK4482]

MS1408-J-01 2012/05

- 7 -

(Ta = 25°C; VDD = 4.75 ∼ 5.25V; fs = 44.1kHz; SD = “1”; SLOW = “0”)

Parameter Symbol min typ max Unit

Digital filter

Passband ±0.05dB (Note 9)

-6.0dB

PB 0

-

22.05

20.0

-

kHz

Stopband (Note 9) SB 24.1 kHz

Passband Ripple PR -0.0080 +0.0016 dB

Stopband Attenuation SA 56.5 dB

Group Delay (Note 10) GD - 6 - 1/fs

Digital Filter + SCF

Frequency Response

20.0kHz

40.0kHz

80.0kHz

fs=44.1kHz

fs=96kHz

fs=192kHz

FR

-

-0.2/+0.2

-0.3/+0.3

-1/+0.1

-

dB

Note 9. 通過域、阻止域の周波数は fs (システムサンプリングレート) に比例し、

PB=0.4535*fs(@±0.05dB)、SB=0.546*fs です。

Note 10. ディジタルフィルタによる演算遅延で、16/24ビットデータが入力レジスタにセットされてからアナログ信号が出

力されるまでの時間です。

(Ta = 25

°

C; VDD = 4.75~5.25V; fs = 44.1kHz; SD = “1”; SLOW = “1”)

Parameter Symbol min typ max Unit

Digital Filter

Passband ±0.04dB (Note 11)

-3.0dB

PB

0

-

18.2

8.1

-

kHz

Stopband (Note 11) SB 39.2 kHz

Passband Ripple PR 0.00 0.02 dB

Stopband Attenuation SA 62.4 dB

Group Delay (Note 10) GD - 5 - 1/fs

Digital Filter + SCF

Frequency Response

20.0kHz

40.0kHz

80.0kHz

fs=44.kHz

fs=96kHz

fs=192kHz

FR

-

-5/+0.1

-4/+0.1

-5/+0.1

-

dB

Note 11. 各振幅特性の周波数は fs (システムサンプリングレート) に比例します。

例えば、PB = 0.185×fs (@±0.04dB), SB = 0.888×fsです。

DC

(Ta = 25°C; VDD = 4.75 ∼ 5.25V)

Parameter Symbol min typ max Unit

High-Level Input Voltage

Low-Level Input Voltage

VIH

VIL

2.2

-

0.8

V

High-Level Output Voltage (Iout = -80µA)

Low-Level Output Voltage (Iout = 80µA)

VOH

VOL

VDD-0.4

-

- -

0.4

V

Input Leakage Current Iin - -

± 10

µA

[AK4482]

MS1408-J-01 2012/05

- 8 -

(Ta = 25°C; VDD = 4.75 ∼ 5.25V; C

L

= 20pF)

Parameter Symbol min typ max Unit

Master Clock Frequency

Duty Cycle

fCLK

dCLK

2.048

40

11.2896

41.472

60

MHz

%

LRCK Frequency

Normal Speed Mode

Double Speed Mode

Quad Speed Mode

Duty Cycle

fsn

fsd

fsq

Duty

8

60

120

45

54

108

216

55

kHz

%

Audio Interface Timing

BICK Period

Normal Speed Mode

Double/Quad Speed Mode

BICK Pulse Width Low

Pulse Width High

BICK “↑” to LRCK Edge (

Note 12)

LRCK Edge to BICK “↑” (

Note 12)

SDTI Hold Time

SDTI Setup Time

tBCK

tBCKL

tBCKH

tBLR

tLRB

tSDH

tSDS

1/128fs

1/64fs

30

20

ns

Control Interface Timing

CCLK Period

CCLK Pulse Width Low

Pulse Width High

CDTI Setup Time

CDTI Hold Time

CSN High Time

CSN “↓” to CCLK “↑”

CCLK “↑” to CSN “↑”

tCCK

tCCKL

tCCKH

tCDS

tCDH

tCSW

tCSS

tCSH

200

80

40

150

50

ns

Reset Timing

PDN Pulse Width (

Note 13)

tPD

150

ns

Note 12. この規格値は LRCK のエッジと BICK の “↑” が重ならないように規定しています。

Note 13. 電源投入時はPDNを “L” から “H” にすることでリセットがかかります。

[AK4482]

MS1408-J-01 2012/05

- 9 -

■

1/fCLK

tCLKL

VIH

tCLKH

MCLK

VIL

dCLK=tCLKH x fCLK, tCLKL x fCLK

1/fs

VIH

LRCK

VIL

tBCK

tBCKL

VIH

tBCKH

BICK

VIL

Clock Timing

tLRB

LRCK

VIH

BICK

VIL

tSDS

VIH

SDTI

VIL

tSDH

VIH

VIL

tBLR

Serial Interface Timing

[AK4482]

MS1408-J-01 2012/05

- 10 -

tCSS

CSN

VIH

CCLK

VIL

VIH

CDTI

VIL

VIH

VIL

C1 C0 R/W A4

tCCKL tCCKH

tCDS tCDH

WRITE Command Input Timing

CSN

VIH

CCLK

VIL

VIH

CDTI

VIL

VIH

VIL

D3 D2 D1 D0

tCSW

tCSH

WRITE Data Input Timing

tPD

VIL

PDN

Power-down Timing

[AK4482]

MS1408-J-01 2012/05

- 11 -

■

必要なクロックは、MCLK, LRCK, BICK です。マスタクロック (MCLK) とサンプリングクロック (LRCK) は同期する必要

はありますが位相を合わせる必要はありません。MCLK はインタポ－レーションフィルタと ΔΣ 変調器に使用されます。

MCLK周波数を設定する方法は内部レジスタで設定する方法 (Manual Setting Mode) とデバイス内部で自動設定す

る方法 (Auto Setting Mode) の２つがあります。Manual Setting Mode (ACKS bit= “0”: Register 00H)では、DFS0/1 bit

でサンプリングスピードが設定され(

Table 1)、各スピードでのMCLK周波数は自動設定されます(Table 2~4)。リセット

解除時 (PDN = “↑”) はAuto Setting Mode に設定されます。 Auto Setting Mode (ACKS bit= “1”: Default) では、サン

プリングスピードとMCLK周波数は自動検出され(

Table 5)、内部クロックは適切な周波数 (Table 6) に自動設定される

ため、DFS0/1 bitの設定は不要です。

動作中にMCLKまたはLRCKが止まった場合は、AK4482は自動的にリセット状態になり、アナログ出力はAVDD/2電

圧(typ)を出力します。MCLKとLRCKを再入力後、リセット状態が解除され動作を再開します。電源 ON 時は MCLK

とLRCKが入力されるまでパワーダウン状態です。

DFS1 bit DFS0 bit Sampling Rate (fs)

0 0 Normal Speed Mode 8kHz~54kHz

(default)

0 1 Double Speed Mode 60kHz~108kHz

1 0 Quad Speed Mode 120kHz~216kHz

Table 1.サンプリングスピード (Manual Setting Mode)

LRCK MCLK BICK

fs 256fs 384fs 512fs 768fs 64fs

32.0kHz 8.1920MHz 12.2880MHz 16.3840MHz 24.5760MHz 2.0480MHz

44.1kHz 11.2896MHz 16.9344MHz 22.5792MHz 33.8688MHz 2.8224MHz

48.0kHz 12.2880MHz 18.4320MHz 24.5760MHz 36.8640MHz 3.0720MHz

Table 2. システムクロック例 (Normal Speed Mode ＠Manual Setting Mode)

LRCK MCLK BICK

fs 128fs 192fs 256fs 384fs 64fs

88.2kHz 11.2896MHz 16.9344MHz 22.5792MHz 33.8688MHz 5.6448MHz

96.0kHz 12.2880MHz 18.4320MHz 24.5760MHz 36.8640MHz 6.1440MHz

Table 3. システムクロック例 (Double Speed Mode ＠Manual Setting Mode)

LRCK MCLK BICK

fs 128fs 192fs 64fs

176.4kHz 22.5792MHz 33.8688MHz 11.2896MHz

192.0kHz 24.5760MHz 36.8640MHz 12.2880MHz

Table 4. システムクロック例 (Quad Speed Mode ＠Manual Setting Mode)

[AK4482]

MS1408-J-01 2012/05

- 12 -

MCLK Sampling Speed

512fs 768fs Normal

256fs 384fs Double

128fs 192fs Quad

Table 5. サンプリングスピード(Auto Setting Mode: Default)

LRCK MCLK (MHz)

fs 128fs 192fs 256fs 384fs 512fs 768fs

Sampling Speed

32.0kHz - - - - 16.3840 24.5760

44.1kHz - - - - 22.5792 33.8688

48.0kHz - - - - 24.5760 36.8640

Normal

88.2kHz - - 22.5792 33.8688 - -

96.0kHz - - 24.5760 36.8640 - -

Double

176.4kHz 22.5792 33.8688 - - - -

192.0kHz 24.5760 36.8640 - - - -

Quad

Table 6. システムクロック例 (Auto Setting Mode)

■

オーディオデータは BICK と LRCK を使って SDTI から入力されます。5 種類のフォーマット (Table 7) が DIF0-2で選

択できます。全モードとも MSB ファースト、2’s コンプリメントのデータフォーマットで BICK の立ち上がりでラッチされま

す。Mode 2 を 16/20ビットで使った場合はデータのない LSB には “0” を入力して下さい。

Mode DIF2 bit DIF1 bit DIF0 bit SDTI Format BICK Figure

0 0 0 0

16bit 後詰め

≥32fs

Figure 1

1 0 0 1

20bit 後詰め

≥40fs

Figure 2

2 0 1 0

24bit 前詰め

≥48fs

Figure 3

(default)

3 0 1 1

24bit I

2

S 互換

≥48fs

Figure 4

4 1 0 0

24bit 後詰め

≥48fs

Figure 2

Table 7. オーディオデータフォーマット

[AK4482]

MS1408-J-01 2012/05

- 13 -

SDTI

BICK

LRCK

SDTI

15 14 6 5 4

BICK

0 1 10 11 12 13 14 15 0 1 10 11 12 13 14 15 0 1

3 2 1 0 15 14

(

32fs

)

(

64fs

)

014

1

15 16 17 31 0 1

14

15 16 17 31 0 1

15 14 0

Mode 0

Don’t care

15:MSB, 0:LSB

Mode 0

1514 6543210

Lch Data Rch Data

Figure 1. Mode 0 Timing

SDTI

LRCK

BICK

(

64fs

)

091 10 11 12 31 0 1 9 10 11 12 31 0 1

19 0

Mode 1

Don’t care Don’t care

19:MSB, 0:LSB

SDTI

Mode 4

23:MSB, 0:LSB

20 19 0

Don’t care

22 21 22 21

Lch Data Rch Data

8

23 23

8

Figure 2. Mode 1,4 Timing

LRCK

BICK

(

64fs

)

SDTI

0221 2 24 31 0 1 31 0 1

23:MSB, 0:LSB

22 1 0 Don’t care23

Lch Data Rch Data

23 30 2222423 30

22 1

0 Don’t care

23

2223

Figure 3. Mode 2 Timing

[AK4482]

MS1408-J-01 2012/05

- 14 -

LRCK

BICK

(

64fs

)

SDTI

031 2 24 31 0 1 31 0 1

23:MSB, 0:LSB

22

1

0

Don’t care

23

Lch Data Rch Data

23 25 322423 25

22 1

0

Don’t care23

23

Figure 4. Mode 3 Timing

■

IIR フィルタによる 3 周波数 (32kHz, 44.1kHz, 48kHz) 対応のディエンファシスフィルタ (50/15μs 特性) を内蔵していま

す。Double Speed Mode, Quad Speed Modeのとき、ディエンファシスフィルタは OFFです。

DEM1 bit DEM0 bit Mode

0 0 44.1kHz

0 1 OFF

(default)

1 0 48kHz

1 1 32kHz

Table 8. ディエンファシスコントロール (Normal Speed Mode)

■

AK4482はMUTEを含むリニアステップ、255 レベルのチャネル独立ディジタル出力ボリューム（ATT）を内蔵します。こ

のボリュームはDACの前段にあり入力データを0dBから-48dBまでアテネーション、またはミュートします。設定値間の

遷移はソフト遷移です。従って、遷移中にスイッチングノイズは発生しません。1 レベル変化したときの遷移時間と255

レベル全体の遷移時間を

Table 9に示します。

遷移時間

Sampling Speed

1 Level 255 to 0

Normal Speed Mode 4LRCK 1020LRCK

Double Speed Mode 8LRCK 2040LRCK

Quad Speed Mode 16LRCK 4080LRCK

Table 9. ATT遷移時間

■

AK4482はチャネル独立のゼロ検出機能を持ちます。各チャネルの入力データが8192回連続して “0”の場合、

各チャネルのDZF pinが独立に “H”になります。その後各チャネルの入力データが “0”でなくなると対応する

チャネルのDZF pin が “L”になります。RSTN bit が “0”の場合、両チャネルのDZF pinが “H”になります。RSTN

bit が “1”になった後各チャネルの入力データが “0”でなくなると対応するチャネルのDZF pin が4~5LRCK後

に “L”になります。また、DZFM bit を “1”にすると両チャネルの入力データが8192回連続して “0”の場合のみ

両チャネルのDZF pin が “H”になります。ゼロ検出機能はDZFE bit で無効にできます。このとき両チャネルの

DZF bit は常に “L”です。DZF pin の極性はDZFB bit で反転することが可能です。

[AK4482]

MS1408-J-01 2012/05

- 15 -

■

ソフトミュートはディジタル的に実行されます。SMUTE bit を “1”にするとその時点のATT設定値からATT設定値

×ATT遷移時間 (

Table 9)で入力データが-∞ (“0”)までアテネーションされます。SMUTE bit を “0”にすると、-∞状態が

解除され、-∞からATT設定値×ATT遷移時間でATT設定値まで復帰します。ソフトミュート開始後、-∞までアテネーシ

ョンされる前に解除されるとアテネーションが中断され、同じサイクルでATT設定値まで復帰します。ソフトミュート機能

は信号を止めずに信号源を切り替える場合などに有効です。

SMUTE bit

A

ttenuation

DZF pin

ATT Level

-

∞

A

OUT

8192/fs

GD

(1)

(2)

(3)

(4)

(1)

注:

(1) ATT設定値×ATT遷移時間 (

Table 9) 。例えば、Normal Speed Mode時、ATT設定値が “255”の場合は

1020LRCKサイクルです。

(2) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。

(3) ソフトミュート開始後、-∞までアテネーションされる前に解除されるとアテネーションが中断され、同じサイクルで

0dBまで復帰します。

(4)入力データが両チャネルともに8192回連続して “0”の場合、DZF pinは “H”になります。

その後入力データが “0”でなくなると、DZF pin はすぐに “L”になります。

Figure 5. ソフトミュート機能とゼロ検出機能

■

電源 ON 時には、PDN pin に一度 “L” を入力してリセットして下さい。リセット及びパワーダウンは MCLK で解除さ

れ、その後 LRCK の “↑” に同期して内部回路がパワーアップし、内部のタイミングが動作します。LRCK が入力され

るまでパワーダウン状態です。

[AK4482]

MS1408-J-01 2012/05

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■ ON/OFF

AK4482はPDN pinを“L”にすることでレジスタがリセットされパワーダウンモードに入ります。アナログ出力

はフローティング(Hi-Z)です。 PDNのエッジでクリックノイズが起こります。クリックノイズがシステムに

影響する場合は、アナログ出力を外部でミュートしてください。

RSTN bit “0”でDAC部分をリセットすることが出来ます。この場合レジスタは初期化されず、アナログ出力は

2.3V(@VDD=5V) になります。RSTNのエッジで起こるクリックノイズが、システムに影響する場合は、アナログ出力を

外部でミュートしてください。

PDN pin

VDD pin

Reset

Normal Operation

Clock In

MCLK,LRCK,BICK

DAC In

(Digital)

DAC Out

(Analog)

External

Mute

Mute ON

(6)

DZFL/DZFR

Don’t care

“0”data

GD

(2)

(4)

(5)

(7)

GD

(4)

Mute ON

“0”data

Don’t care

Internal

State

(3)

(1)

Notes:

(1) 電源投入後PDN pinを “L”からスタートし150ns以上の間、PDN pinを“L”にして下さい。

(2) ディジタル入力に対するアナログ出力は群遅延(GD)を持ちます。

(3) パワーダウン時、アナログ出力はHi-Zです。

(4) PDN信号のエッジ(“↓ ↑”)でクリックノイズが出力されます。このノイズはデータが“0”の場合でも出

力されます。

(5) パワーダウン状態(PDN pin = “L”)では各クロック入力(MCLK, BICK, LRCK)を止めることができま

す。

(6) クリックノイズ(3)が問題になる場合はアナログ出力を外部でミュートして下さい。タイミング例を

示します。

(7) パワーダウン状態(PDN pin = “L”)では、DZFL/R pinは“L”になります。

Figure 6. Power-down/up Sequence Example

[AK4482]

MS1408-J-01 2012/05

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■

(1) RSRN bitによるリセット

RSTN bitを“0”にするとDACはリセットされますが、内部レジスタは初期化されません。この時、アナログ出力は

VCML/R電圧になり、DZFL/DZFR pinは“H”になります。

Figure 7にRSTN bitによるリセットシーケンスを示します。

Internal

State

RSTN bit

Digital Block

P

d

Normal Operation

GD GD

“0 ” data

D/A Out

(Analog)

D/A In

(Digital)

(1)

(3)

DZF

(3)

(1)

(2)

Normal Operation

2/fs(4)

Internal

RSTN bit

2~3/fs (5)3~4/fs (5)

(6)

注：

(1) ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。

(2) RSTN bit = “0”時アナログ出力は2.3V(@VDD=5.0 typ.電圧です。

(3) 内部RSTN信号のエッジ(“↓ ↑”)でクリックノイズが出力されます。このノイズはデータが “0”の場合で

も出力されます。

(4) DZF pinはRSTN bitの立ち下がりエッジで “H”になり、LSI内部のRSTN bitの立ち上がりエッジの2/fs後

“L”になります。

(5) RSTN bitを書き込んでからLSI内部のRSTN bitが変化するまでの立ち下がり時に3 ~4/fs かかります。ま

た、立ち上がり時に2 ~ 3/fsかります。

(6) クリックノイズ(3)又はHi-Z出力(2)が問題になる場合はアナログ出力を外部でミュートしてください。

Figure 7. リセットタイミング例

[AK4482]

MS1408-J-01 2012/05

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(2) MCLK停止またはLRCK停止によるリセット

PCM modeで動作中 (RSTN pin = “H”) にMCLK またはLRCKが止まった場合は、AK4482は自動的にリセット状態に

なり、アナログ出力はフローティング状態(Hi-Z)になります。MCLKとLRCKを再入力後、リセット状態が解除され動作

を再開します。MCLK またはLRCKを止めているときは、ゼロ検出機能は動作しません。

Normal Operation

Internal

State

Digital Circuit Power-down Normal Operation

GD GD

D/A Out

(Analog)

D/A In

(Digital)

Clock In

MCLK, LRCK

(2)

(3)

External

MUTE

(6)

(5)

(2)

MCLK, LRCK Stop

PDN pin

Power-down

(4) (4)

(4)

Hi-Z

(6)

(5)

(1)

VDD pin

(6)

Notes:

(1)

電源投入後PDN pinを “L”からスタートし150ns以上の間、PDN pinを“L”にして下さい。

(2)

ディジタル入力に対してアナログ出力は群遅延(GD)を持ちます。

(3)

ディジタルデータの入力を止めることができます。この区間に“0”データを入力しておくことで、MCLK, LRCK

再入力後のクリックノイズを軽減できます。

(4)

PDN pinの立ち上がり(“↑”)及びMCLKの入力から、3~4LRCK以内にクリックノイズが出力されます。このノイズ

はデータが“0”の場合でも出力されます。

(5)

リセット状態(MCLKまたはLRCK停止)では、各クロック入力(MCLK, BICK, LRCK)をとめることができます。

(6)

クリックノイズ(4)が問題になる場合はアナログ出力を外部でミュートしてください。タイミング例をFigure 8に記し

ます

Figure 8. リセットタイミング例

[AK4482]

MS1408-J-01 2012/05

- 19 -

■

AK4482 の各機能はレジスタで設定できます。レジスタ設定は3線式シリアル I/F pin: CSN, CCLK, CDTI で書

き込みを行います。 I/F上のデータは Chip address (2bit, C1/0, “01”固定), Read/Write (1bit, “1”固定, Write only),

Register address (MSB first, 5bit) と Control data (MSB first, 8bit)で構成されます。データ送信側はCCLKの “↓” で

各ビットを出力し、受信側は “↑” で取り込みます。データの書き込みはCSNの “↑”で有効になります。 CCLK

のクロックスピードは5MHz (max)です。アクセスしないときはCSN は “H”に固定して下さい。

PDN pin を “L”にすると内部レジスタ値は初期化されます。また、RSTN bit に “0”を書き込むと内部タイミン

グ回路がリセットされます。但し、このときレジスタの内容は初期化されません。

CDTI

CCLK

C1

0 1234567

8 9 10 11 12 13 14 15

D4D5D6D7A1A2A3A4R/WC0 A0 D0D1D2D3

CSN

C1-C0: Chip Address (Fixed to “01”)

R/W: READ/WRITE (Fixed to “1”, Write only)

A4-A0: Register Address

D7-D0: Control Data

Figure 9. Control I/F Timing

*AK4482はデータ読み込みをサポートしません。また、C1/0, R/W は固定 (“011”) です。

*PDN = “L”時、およびマスタクロックが供給されていない時は、コントロールレジスタへの書き込みはでき

ません。

■ Register Map

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

00H Control 1 ACKS 0 0 DIF2 DIF1 DIF0 PW RSTN

01H Control 2 DZFE DZFM SLOW DFS1 DFS0 DEM1 DEM0 SMUTE

02H Control 3 0 0 0 0 0 DZFB 0 SD

03H Lch ATT ATT7 ATT6 ATT5 ATT4 ATT3 ATT2 ATT1 ATT0

04H Rch ATT ATT7 ATT6 ATT5 ATT4 ATT3 ATT2 ATT1 ATT0

Notes:

For addresses from 05H to 1FH, data must not be written.

When PDN pin goes “L”, the registers are initialized to their default values.

When RSTN bit goes “0”, the only internal timing is reset and the registers are not initialized to their default

values.

All data can be written to the register even if PW or RSTN bit is “0”.

[AK4482]

MS1408-J-01 2012/05

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■ Register Definitions

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

00H Control 1 ACKS 0 0 DIF2 DIF1 DIF0 PW RSTN

default 1 0 0 0 1 0 1 1

RSTN: Internal timing reset control

0: Reset. All registers are not initialized.

1: Normal Operation

When MCLK frequency or DFS changes, the AK4382A should be reset by PDN pin or RSTN bit.

PW: Power down control

0: Power down. All registers are not initialized.

1: Normal Operation

DIF2-0: Audio data interface formats (Table 7)

Initial: “010”, Mode 2

ACKS: Master Clock Frequency Auto Setting Mode Enable

0: Disable, Manual Setting Mode

1: Enable, Auto Setting Mode

Master clock frequency is detected automatically at ACKS bit “1”. In this case, the setting of DFS1-0

are ignored. When this bit is “0”, DFS1-0 set the sampling speed mode.

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

01H Control 2 DZFE DZFM SLOW DFS1 DFS0 DEM1 DEM0 SMUTE

default 0 0 0 0 0 0 1 0

SMUTE: Soft Mute Enable

0: Normal operation

1: DAC outputs soft-muted

DEM1-0: De-emphasis Response (Table 8)

Initial: “01”, OFF

DFS1-0: Sampling speed control

00: Normal Speed Mode

01: Double Speed Mode

10: Quad Speed Mode

When changing between Normal/Double Speed Mode and Quad Speed Mode, some click noise

occurs.

SLOW: Slow Roll-off Filter Enable

0: Sharp Roll-off Filter

1: Slow Roll-off Filter

DZFE: Data Zero Detect Enable

0: Disable

1: Enable

Zero detect function can be disabled by DZFE bit “0”. In this case, the DZF pins of both channels are

always “L”.

DZFM: Data Zero Detect Mode

0: Channel Separated Mode

1: Channel ANDed Mode

If the DZFM bit is set to “1”, the DZF pins of both channels go to “H” only when the input data at both

channels are continuously zeros for 8192 LRCK cycles.

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AKM AK4482VT 仕様

AKM AK4482VT 仕様

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