[AK7759]
018913659-J-00-PB 2019/07
- 1 -
1. 概 要
AK7759は、ステレオオーディオCODEC、マイク、ラインアウトアンプ、ディジタルオーディオインタ
フェースを内蔵したシグナルプロセッサです。DSPは3072step (48kHzサンプリング時) 並列演算能力を
持ち、RAMベースDSPのためプログラムを書き換えることで、ユーザの要望に合わせた音響処理効果や
独自開発の高性能HF機能実現させることも可能です。36-pin QFNパッケージに実装されます。
2. 特 長
□ DSP:
- データ幅: 28-bit (浮動小数点対応)
- マシンサイクル: 最速6.8ns (3072fs，fs=48kHz時)
- プログラムRAM(PRAM): 5120 x 36-bit
- 係数RAM(CRAM): 4096 x 24-bit
- オフセットレジスタ(OFREG): 32 x 15-bit
- JX pins (Conditional Branch Control)
□ Digital Interface:
- ディジタル信号入力ポート(4ch) 前詰24-bit / 後詰24, 20, 16-bit及びI
2
Sフォーマット対応
- ディジタル信号出力ポート(6ch) 前詰24-bit / 後詰24, 20, 16-bit及びI
2
Sフォーマット対応
- Short / Long Frame 対応
- TDM 256fs (8ch) フォーマット対応
□ アナログ入力:
- 差動 / シングルエンド, 疑似差動入力
- チャンネル独立マイクアナログゲインアンプ(-6~27dB, 3dB Step)
□ ステレオ24-bit ADC:
- サンプリング周波数: fs = 8kHz ~ 48kHz
- ADC特性 S/(N+D): 80dB; DR, S/N: 90dB
- チャンネル独立ディジタルボリューム内蔵(24dB ~ -103dB, 0.5dB Step, Mute)
- DCオフセットキャンセル用ディジタルHPF
- ディジタルLPF：Voice Filter / Sharp Roll-Off Filter
□ ステレオ 24-bit DAC:
- サンプリング周波数: fs = 8kHz ~ 48kHz
- ディジタルボリューム内蔵(12dB ~ -115dB, 0.5dB Step, Mute)
- ディジタルLPF： Sharp Roll-Off Filter
□ ライン出力:
- 差動出力
- S/(N+D): 80dB; DR, S/N: 90dB
□ 2chディジタルマイク (DMIC) インタフェース内蔵:
- ディジタルLPF： Voice Filter / Sharp Roll-Off Filter
□ 2系統アナログダイレクトパス:
- 差動 / シングルエンド入出力
□ ディジタルミキサ
□ PLL回路内蔵
□ DIT:
- S/PDIF, IEC60958, AES/EBU, EIAJ CP1201民生モード対応
- 24bit 2ch 出力
DSP with Stereo CODEC
AK7759
Product Brief
[AK7759]
018013659-J-00-PB 2019/07
- 2 -
□ μPインタフェース: SPI, I
2
CBUS(400kHz Fast-Mode, 1MHz Fast-Mode-Plus)
□ I
2
C bootloader
- EEPROMマット選択可能
□ 電源電圧:
アナログ AVDD: 3.0V ~ 3.6V (Typ. 3.3V)
ディジタル LVDD: 3.0V ~ 3.6V (Typ. 3.3V)
I/F TVDD: 1.7V ~ 3.6V (Typ. 3.3V)
□ 動作温度範囲: -40 ~ 105C
□ 保存温度範囲: -65 ~ 150C
□ パッケージ: 36 pin QFN (0.5mm pitch)
[AK7759]
018013659-J-00-PB 2019/07
- 3 -
3. 目 次
1. 概 要............................................................................................................................................... 1
2. 特 長............................................................................................................................................... 1
3. 目 次............................................................................................................................................... 3
4. デバイスブロック図 ......................................................................................................................... 4
5. ピン配置と機能説明 ......................................................................................................................... 5
5.1. ピン配置図 .................................................................................................................................... 5
5.2. ピン機能説明 ................................................................................................................................. 6
5.3. 使用しないピンの処理について ................................................................................................... 8
5.4. パワーダウン時、及びパワーダウン解除時のピン状態 ............................................................... 8
6. 絶対最大定格 .................................................................................................................................. 10
7. 推奨動作条件 .................................................................................................................................. 10
8. 電気的特性 ..................................................................................................................................... 11
8.1. アナログ特性 ............................................................................................................................... 11
8.2. DC特性 ........................................................................................................................................ 14
8.3. 消費電流 ...................................................................................................................................... 15
8.4. ディジタルフィルタ特性 ............................................................................................................ 15
8.5. スイッチング特性 ....................................................................................................................... 17
9. 外部回路接続例 .............................................................................................................................. 26
9.1. 接続図 .......................................................................................................................................... 26
9.2. 周辺回路 ...................................................................................................................................... 28
10. パッケージ ..................................................................................................................................... 30
10.1. パッケージ外形寸法図 ................................................................................................................ 30
10.2. 材質・メッキ仕様 ....................................................................................................................... 30
10.3. マーキング .................................................................................................................................. 30
重要な注意事項 ...................................................................................................................................... 31
[AK7759]
018013659-J-00-PB 2019/07
- 4 -
4. デバイスブロック図
Figure 1. 全体ブロック図
VCOM
SCLK/SCL
SI/EXTEEP
CSN/CAD/MATSEL
VREF
SO/SDA
I2CSEL
STO/GP1
SDOUT1/CLKO/GP0
SDOUT2/EEST/GP1/JX2
DVSS
AVDD
AVSS
SDOUT3/DIT/JX3/MAT1
SDIN1/JX0
SDIN2/JX1/MAT0
AVDRV
REGU
TEST
μP IF(I
2
C,SPI)&
EEPROM IF(I
2
C)
RDY
CRCERRN
SCLK/SCL
SI/EXTEEP
CSN/CAD/MATSEL
SO/SDA
I2CSEL
EEST
MAT1
MAT0
2
I2CFP/RDY/GP0
LVDD
CLKGEN&CONT
XTI
XTO
PDN
BICK
LRCK
Mixer
DIN2
DIN4
DOUT2
DSP
DOUT3
GP1
GP0
DIN1
DOUT1
JX0
JX1
DIN3
DOUT4
JX2
JX3
WDTERRN
Serial IF
Serial IF
TVDD
Serial IF
Serial IF
Serial IF
JX1
JX0
STO
RDY
GP1
EEST
MAT1
JX3
MAT0
JX2
GP0
Stereo ADC
Stereo DAC
AINR
DAR
DAL
IN2P
IN2N
IN2P
IN2N
AINL
IN1P/DMDAT
IN1N/DMCLK
IN1P
IN1N
OUT1P
PMDAL
PMDAR
DMIC IF(2ch)
OUT1N
OUT2P
OUT2N
OUT3P
OUT3N
PMDMIC
MICL
MICR
DMCLK
DMDAT
CLKO
CLKO
GP0
I2CFP
I2CFP
GP1
Line
Line
VCOM
PMADR
PMADL
DIT
[AK7759]
018013659-J-00-PB 2019/07
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5. ピン配置と機能説明
5.1. ピン配置図
Figure 2. ピン配置図
OUT2P
OUT2N
TEST
AVDRV
LVDD
DVSS
XTO
XTI
STO/GP1
27 26 25 24 23 22 21 20 19
OUT3N
28 18
I2CFP/RDY/GP0
LVDD
OUT3P
29 17 SDIN2/JX1/MAT0
AVDD
OUT1N
30 16 SDOUT2/GP1/EEST/JX2
OUT1P
31 15
SDOUT3/DIT/JX3/MAT1
AVDD
32 14 PDN
VCOM
33 13 SCLK/SCL
AVSS
34 12 SO/SDA
IN2N
35 11
TVDD
TVDD
IN2P
36 10
DVSS
1 2 3 4 5 6 7 8 9
IN1N/DMCLK
IN1P/DMDAT
I2CSEL
BICK
LRCK
SDOUT1/CLKO/GP0
SDIN1/JX0
SI/EXTEEP
CSN/CAD/MATSEL
36 pin QFN
(TOP VIEW)
[AK7759]
018013659-J-00-PB 2019/07
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5.2. ピン機能説明
No.
Pin名称
I/O
機能
電源
1
IN1N
I
ADC Lch 差動入力Nピン (AINEL bit = “1” & ADDIFFLN bit = “0”)
AVDD
ADC Lch グランド入力ピン (AINEL bit = “1” & ADDIFFLN bit = “1”)
シングルエンド入力時は10μFのセラミックコンデンサをAVSSとの間に
接続してください。疑似差動入力時は10μFのセラミックコンデンサを介
してグランド信号を接続してください。コンデンサには200Ω以上の抵抗
を直列接続しないでください。
DMCLK
O
ディジタルマイククロック出力 ピン
(PMDMIC bit = “1” & PMADR bit = “1” & AINEL bit = “0”)
2
IN1P
I
ADC Lch 差動入力Pピン (AINEL bit = “1” & ADDIFFLN bit = “0”)
AVDD
ADC Lch シングルエンド / 疑似差動入力ピン
(AINEL bit = “1” & ADDIFFLN bit = “1”)
DMDAT
I
ディジタルマイクデータ入力 ピン
(PMDMIC bit = “1” & PMADR bit = “1” & AINEL bit = “0”)
3
I2CSEL
I
I2CBUS選択 ピン
I2CSEL pin = “L”: SPIインタフェース
I2CSEL pin = “H”: I
2
CBUSインタフェース
I2CSELは、“L(DVSS)”, “H(TVDD)”固定で使用してください。
TVDD
4
BICK
I/O
シリアルビットクロックピン(プルダウン抵抗付き)
TVDD
5
LRCK
I/O
LRチャネル選択ピン(プルダウン抵抗付き)
TVDD
6
SDOUT1
O
シリアルデータ1出力ピン
(SDOUT1E bit = “1” & SDOUT1SEL[1:0] bits = “00”)
TVDD
CLKO
O
マスタクロック出力ピン
(SDOUT1E bit = “1” & SDOUT1SEL[1:0] bits = “01”)
GP0
O
General Purpose Outout 0ピン
(SDOUT1E bit = “1” & SDOUT1SEL[1:0] bits = “10”)
7
SDIN1
I
シリアルデータ1入力ピン (SDIN1SEL bit = “0”)
TVDD
JX0
I
外部条件Jump0ピン(SDIN1SEL bit = “1” & JX0E bit = “1”)
8
SI
I
SPIインタフェース用シリアルデータ入力ピン(I2CSEL pin = “L”)
使用しない場合は、SI pin = “L”にしてください。
TVDD
EXTEEP
I
EEPROMダウンロードコントロールピン(I2CSEL pin = “H”)
9
CSN
I
SPIインタフェース用ChipSelectN ピン(I2CSEL pin = “L” )
パワーダウン中、及びマイコンとのインタフェースを行わない場合は、
CSN pin = “H”にしてください。
TVDD
CAD
I
I
2
CBUSアドレスピン(I2CSEL pin = “H”)
MATSEL
I
EEPROMダウンロード マット選択ピン
(I2CSEL pin = EXTEEP pin = “H”)
10
DVSS
-
ディジタルグランド ピン 0V
-
11
TVDD
-
ディジタルIO電源ピン 1.7~3.6V (Typ.3.3V)
-
12
SO
O
SO pin (I2CSEL pin = “L”)
TVDD
SDA
I/O
SDA pin I
2
CBUSインタフェース(I2CSEL pin = “H”)
13
SCLK
I
SPIインタフェース用シリアルデータクロックピン (I2CSEL pin = “L”)
クロックを入力しない時は、SCLK pin = “H”にしてください。
TVDD
SCL
I/O
SCL pin I
2
CBUSインタフェース(I2CSEL pin = “H”)
EEPROMダウンロード(EXTEEP pin = “H”)時は出力ピンとなります。
14
PDN
I
パワーダウンN ピン
AK7759をパワーダウンする時に使用します。
電源立ち上げ時は“L”にしてください。
TVDD
[AK7759]
018013659-J-00-PB 2019/07
- 7 -
No.
Pin名称
I/O
機能
電源
15
SDOUT3
O
シリアルデータ3出力ピン
(SDOUT3E bit = “1” & SDOUT3SEL[1:0] bits = “00”)
TVDD
DIT
O
DIT出力ピン (SDOUT3E bit = “1” & SDOUT3SEL[1:0] bits = “01”)
JX3
I
外部条件Jump3ピン(プルダウン抵抗付き)
(SDOUT3E bit = “0” & JX3E bit = “1”)
MAT1
I
EEPROMダウンロード マット選択アドレス1ピン(プルダウン抵抗付き)
(I2CSEL pin = EXTEEP pin = MATSEL pin = “H”)
16
SDOUT2
O
シリアルデータ2出力ピン
(SDOUT2E bit = “1” & SDOUT2SEL[1:0] bits = “00”)
TVDD
GP1
O
General Purpose Outout 1ピン
(SDOUT2E bit = “1” & SDOUT2SEL[1:0] bits = “01”)
EEST
O
EEPROMインタフェース ステータスピン(EEPROMダウンロード使用時)
(SDOUT2E bit = “1” & SDOUT2SEL[1:0] bits = “10”)
JX2
I
外部条件Jump2ピン(プルダウン抵抗付き)
(SDOUT2E bit = “0” & JX2E bit = “1”)
17
SDIN2
I
シリアルデータ2入力ピン(プルダウン抵抗付き) (SDIN2SEL bit = “0”)
TVDD
JX1
I
外部条件Jump1ピン (プルダウン抵抗付き)
(SDIN2SEL bit = “1” & JX1E bit = “1”)
MAT0
I
EEPROMダウンロード マット選択アドレス0ピン(プルダウン抵抗付き)
(I2CSEL pin = EXTEEP pin = MATSEL pin = “H”)
18
I2CFP
I
I
2
C高速モードプラス選択ピン(プルダウン抵抗付き)
(I2CFP pin = “H” & RDYE bit = “0”)
TVDD
RDY
O
RDY ピン (RDYE bit = “1” & RDYSEL[1:0] bits = “00”)
GP0
O
General Purpose Outout 1ピン (RDYE bit = “1” & RDYSEL[1:0] bits = “01”)
19
STO
O
ステータス出力ピン
TVDD
GP1
O
General Purpose Output0ピン
20
XTI
I
発振回路入力ピン
水晶振動子を使用する場合は、水晶振動子をXTI pinとXTO pinに接続し
ます。水晶振動子を使用しない場合は、外部クロックを接続するか、オ
ープンにしてください。
LVDD
21
XTO
O
発振回路出力ピン
水晶振動子を使用する場合、水晶振動子をXTI pinとXTO pinに接続しま
す。水晶振動子を使用しない場合は、オープンにしてください。
LVDD
22
DVSS
-
ディジタルグランド ピン 0V
-
23
LVDD
-
ディジタルコア電源ピン 3.0~3.6V (Typ.3.3V)
-
24
AVDRV
O
LDO 出力ピン
2.2μFのコンデンサをDVSSとの間に接続します。
外部回路には使用しないでください。
LVDD
25
TEST
I
テスト入力ピン (プルダウン抵抗付き) DVSSに接続してください。
LVDD
26
OUT2N
O
ライン差動出力2Nピン
AVDD
27
OUT2P
O
ライン差動出力2Pピン
AVDD
28
OUT3N
O
ライン差動出力3Nピン
AVDD
29
OUT3P
O
ライン差動出力3Pピン
AVDD
30
OUT1N
O
ライン差動出力1Nピン
AVDD
31
OUT1P
O
ライン差動出力1Pピン
AVDD
32
AVDD
-
アナログ電源 ピン 3.0~3.6V (Typ.3.3V)
-
33
VCOM
O
アナログ部コモン電圧出力ピン
2.2μFのセラミックコンデンサをAVSSとの間に接続してください。
外付け容量は、低ESRであるセラミックコンデンサを推奨します。
外部回路には使用しないでください。
AVDD
[AK7759]
018013659-J-00-PB 2019/07
- 8 -
No.
Pin名称
I/O
機能
電源
34
AVSS
-
アナロググランドピン 0V
-
35
IN2N
I
ADC Rch 差動入力Nピン (AINER bit = “1” & ADDIFFRN bit = “1”)
AVDD
ADC Rch グランド入力ピン (AINER bit = “1” & ADDIFFRN bit = “0” )
シングルエンド入力時は10μFのセラミックコンデンサをAVSSとの間に
接続してください。疑似差動入力時は10μFのセラミックコンデンサを介
してグランド信号を接続してください。コンデンサには200Ω以上の抵抗
を直列接続しないでください。
36
IN2P
I
ADC Rch 差動入力Pピン (AINER bit = “1” & ADDIFFRN bit = “1”)
AVDD
ADC Rch 入力ピン (AINER bit = “1” & ADDIFFRN bit = “0” )
Notes:
*1. パッケージ裏面の露出パッド(Exposed Pad)はグランドに接続してください。
*2. ディジタル入力ピンは、オープンにしないでください。アナログ入力ピンを使用しない場合は、オ
ープンにしてください。
*3. ピン機能説明に記載の”プルダウン抵抗付き”はパワーダウン解除(PDN pin = “H”)直後のピン状態をさ
します。
*4. GP0 pin(6,18), GP1 pin(16,19)は排他的に使用してください
5.3. 使用しないピンの処理について
使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
Table 1. 使用しない入力ピンの処理
区分
ピン名
設定
Analog
IN1N/DMCLK, IN1P/DMDAT, OUT2N, OUT2P, OUT3N, OUT3P, OUT1N,
OUT1P, IN2N, IN2P,
オープン
Digital
BICK, LRCK, SDOUT1/CLKO/GP0, SDOUT3/MAT1/JX3,
SDOUT2/GP1/EEST/JX2, I2CFP/RDY/GP0, STO/GP1, XTI, XTO
オープン
SDIN1/JX0, SDIN2/JX1/MAT0, TEST
DVSSに接続
Note:
*5. LRCK, BICK pin を使用しない場合、DVSSに接続することを薦めますが、プルダウン抵抗付きピン
のため、オープンにしても問題ありません。
5.4. パワーダウン時、及びパワーダウン解除時のピン状態
Table 2. パワーダウン時、及びパワーダウン解除時のピン状態
No.
Pin Name
I/O
PDN pin = “L”
PDN pin = “H”(@default)
Status
Status
1
IN1N
I
“Hi-Z”
“Hi-Z”
DMCLK
O
“Hi-Z”
“Hi-Z”
2
IN1P
I
“Hi-Z”
“Hi-Z”
DMDAT
I
“Hi-Z”
“Hi-Z”
3
I2CSEL
I
Input
Input
4
BICK
I/O
Pull Down(50kΩ)
Pull Down(46kΩ)
5
LRCK
I/O
Pull Down(50kΩ)
Pull Down(46kΩ)
6
SDOUT1
O
Pull Down(50kΩ)
“L”
CLKO
O
GP0
O
7
SDIN1
I
Pull Down(50kΩ)
Input
JX0
I
[AK7759]
018013659-J-00-PB 2019/07
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No.
Pin名称
I/O
PDN pin = “L”
PDN pin = “H”(@default）
Status
Status
8
SI
I
Input
Input (I2CSEL pin = “L”)
EXTEEP
I
Input (I2CSEL pin = “H”)
9
CSN
I
Input
Input (I2CSEL pin = “L”)
CAD
I
Input (I2CSEL pin = “H”, EXTEEP pin = “L”)
MATSEL
I
Input (I2CSEL pin = “H”, EXTEEP pin = “H”)
12
SO
O
“Hi-Z”
“Hi-Z” (@CSN= “H”, I2CSEL pin = “L”)
SDA
I/O
“Hi-Z” (I2CSEL pin = “H”)
13
SCLK
I
“Hi-Z”
Input (I2CSEL pin = “L”)
SCL
I
“Hi-Z”
Input (I2CSEL pin = “H”, EXTEEP pin = “L”)
O
“Hi-Z”
Output (I2CSEL pin = “H”, EXTEEP pin = “H”)
14
PDN
I
Input
Input
15
SDOUT3
O
Pull Down(50kΩ)
DIT
O
JX3
I
Pull Down(46kΩ)
MAT1
I
Pull Down(46kΩ) (I2CSEL pin = “H”, EXTEEP pin = “H”)
16
SDOUT2
O
Pull Down(50kΩ)
GP1
O
EEST
O
JX2
I
Pull Down(46kΩ)
17
SDIN2
I
Pull Down(50kΩ)
Input
JX1
I
MAT0
I
Input (I2CSEL pin = “H”, EXTEEP pin = “H”)
18
I2CFP
I
Pull Down(50kΩ)
Pull Down(46kΩ)
RDY
O
GP0
O
19
STO
O
Pull Down(50kΩ)
“H”
GP1
O
20
XTI
I
Feedback(193k)
Feedback(193k)
21
XTO
O
“H”
Inverted XTI Input
24
AVDRV
O
Pull Down(70Ω)
Output (Typ.1.2V)
25
TEST
I
Pull Down(25kΩ)
Pull Down(25kΩ)
26
OUT2N
O
“Hi-Z”
Output (AVDD/2)
27
OUT2P
O
“Hi-Z”
Output (AVDD/2)
28
OUT3N
O
“Hi-Z”
Output (AVDD/2)
29
OUT3P
O
“Hi-Z”
Output (AVDD/2)
30
OUT1N
O
“Hi-Z”
Output (AVDD/2)
31
OUT1P
O
“Hi-Z”
Output (AVDD/2)
33
VCOM
O
Pull Down(500Ω)
Output (AVDD/2)
35
IN2N
I
“Hi-Z”
“Hi-Z”
36
IN2P
I
“Hi-Z”
“Hi-Z”
[AK7759]
018013659-J-00-PB 2019/07
- 10 -
6. 絶対最大定格
(AVSS=DVSS=0V:*6)
Parameter
Symbol
Min.
Max.
Unit
電源電圧
Analog
Digital1(Core:LVDD)
Digital2(I/F:TVDD)
AVDD
LVDD
TVDD
-0.3
-0.3
-0.3
4.3
4.3
4.3
V
V
V
入力電流(除: 電源ピン)
IIN
－
±10
mA
アナログ入力電圧 (*7)
VINA
-0.3
(AVDD+0.3) or 4.3
V
ディジタル入力電圧 (*8)
VIND1
-0.3
(LVDD+0.3) or 4.3
V
ディジタル入力電圧 (*9)
VIND2
-0.3
(TVDD+0.3) or 4.3
V
動作周囲温度
Ta
-40
105
C
保存温度
Tstg
-65
150
C
Notes:
*6. すべての電圧はグランドに対する値です。AVSS と DVSSは、同電位にしてください。
*7. アナログ入力電圧のMax.値は、(AVDD+0.3)Vまたは4.3Vのどちらか低い方です。
*8. XTI, TEST pinのディジタル入力電圧のMax.値は、(LVDD+0.3)Vまたは4.3Vのどちらか低い方です。
*9. I2CSEL, BICK, LRCK, SDIN1/JX0, SI/EXTEEP, CSN/CAD/MATSEL, SDA, SCLK/SCL, JX3/MAT1,
JX2, SDIN2/JX1/MAT0, I2CFP pin のディジタル入力電圧の Max.値は(TVDD+0.3V)または、4.3Vの
どちらか低い方です。
注意：この値を超えた条件で使用した場合、デバイスを破壊することがあります。また通常の動作は保
証されません。
7. 推奨動作条件
(AVSS=DVSS=0V:*6, PDN pin = “H”)
Parameter
Symbol
Min.
Typ.
Max.
Unit
電源電圧
Analog
Digital1(Core:LVDD)
Digital2(I/F:TVDD)
Difference1
Difference2
AVDD
LVDD
TVDD
AVDD-LVDD
LVDD-TVDD
3.0
3.0
1.7
-0.1
-0.1
3.3
3.3
3.3
0
-
3.6
3.6
3.6
0.1
-
V
V
V
V
V
Notes:
*10. AVDD, LVDD, TVDD の立ち上げ順の規定はありません。PDN pin = “L”の状態で各電源を立ち上げ、
全ての電源が立ち上がった後、PDN pin = “H”にしてください。
*11. I
2
CBUSを使用(I2CSEL pin = “H”)する場合、周辺デバイスが電源ONの状態でAK7759の電源をOFF
にしないでください。また、SDA, SCL pinのプルアップ抵抗の接続先はTVDD以下にしてください。
注意：本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので
十分ご注意ください。
[AK7759]
018013659-J-00-PB 2019/07
- 11 -
8. 電気的特性
8.1. アナログ特性
8.1.1. MIC Amp ゲイン
(Ta= 25C; AVDD=LVDD=TVDD=3.3V; AVSS=DVSS=0V)
Parameter
Min.
Typ.
Max.
Unit
MIC Amp
Gain
MGNL[3:0]
MGNR[3:0]
0H
0H
-7.5
-6
-4.5
dB
1H
1H
-4.5
-3
-1.5
dB
2H(default)
2H(default)
-1.5
0
1.5
dB
3H
3H
1.5
3
4.5
dB
4H
4H
4.5
6
7.5
dB
5H
5H
7.5
9
10.5
dB
6H
6H
10.5
12
13.5
dB
7H
7H
13.5
15
16.5
dB
8H
8H
16.5
18
19.5
dB
9H
9H
19.5
21
22.5
dB
AH
AH
22.5
24
25.5
dB
BH
BH
25.5
27
28.5
dB
CH
CH
DH
DH
EH
EH
FH
FH
Note:
*12. アナログ入力は、最大3.0Vp-pの信号を入力することが可能です。ADCへの入力フルスケール電圧
を超えないようにマイクアンプゲインを設定してください。また、必ずDCカットコンデンサを介
して信号を入力してください。DCカットせずにアナログ信号を入力した場合、デバイスが破壊さ
れる恐れがあります。
[AK7759]
018013659-J-00-PB 2019/07
- 12 -
8.1.2. MIC Amp + ADC
(Ta= 25C; AVDD=LVDD=TVDD=3.3V; AVSS=DVSS=0V; 信号周波数1kHz;
サンプリングレートfs=48kHz; 測定周波数=20Hz~20kHz, MGNL/R[3:0] bits = 2H (0dB))
Parameter
Min.
Typ.
Max.
Unit
MIC Amp
入力インピーダンス
IN1P/IN1N, IN2P/IN2N
差動入力時(*13)
14
20
kΩ
IN1P, IN2P
疑似差動入力時(*14)
16
24
kΩ
IN1N, IN2N
疑似差動入力時(*14)
900
1300
kΩ
MIC Amp
+
ADC
分解能
24
bit
ダイナミック特性(差動入力時) (*13)
S/(N+D) (*15)(*20)
fs=48kHz
72
80
dB
Dynamic Range (-60dBFS)
fs=48kHz (A-weighted)
82
90
dB
S/N
fs=48kHz (A-weighted)
82
90
dB
CMRR (*16)
60
80
dB
ダイナミック特性(シングルエンド入力、疑似差動入力時) (*14)
S/(N+D) (*15) (*20)
fs=48kHz
72
80
dB
Dynamic Range (-60dBFS)
fs=48kHz (A-weighted)
82
90
dB
S/N
fs=48kHz (A-weighted)
82
90
dB
CMRR(疑似差動入力時) (*17)
55
75
dB
チャネル間アイソレーション (*18)
90
105
dB
DC精度
チャネル間ゲインミスマッチ
0.0
0.3
dB
アナログ入力(差動入力時) (*13)
入力フルスケール電圧
(*19)
SDAD bit = “0”
±2.07
±2.28
±2.48
Vp-p
SDAD bit = “1”
±2.0
±2.2
±2.4
Vp-p
アナログ入力(シングルエンド入力、疑似差動入力時) (*14)
入力フルスケール電圧
(*19)
SDAD bit = “0”
2.07
2.28
2.48
Vp-p
SDAD bit = “1”
2.0
2.2
2.4
Vp-p
Notes:
*13. ADDIFLN bit = ADDIFRN bit = “0”設定時。
*14. ADDIFLN bit = ADDIFRN bit = “1”設定時。
*15. SDAD bit = “0”時は-1.3dBFS、SDAD bit = “1”時は-1dBFSになります。
*16. IN1P/IN1N及びIN2P/IN2N pinに同相の1kHz, 100mVp-pの信号を入力した場合の同相信号除去比。
±100mVp-pの信号を入力した場合の値が基準となります。
*17. IN1P/IN1N及びIN2P/IN2N pinに同相の1kHz, 100mVp-pの信号を入力した場合の同相信号除去比。
100mVp-pの信号を入力した場合の値が基準となります。
*18. -1dBFSの信号を入力した場合のLch-Rch間のアイソレーションです。
*19. 入力フルスケール電圧はAVDD(AVDD x 0.67)に比例します。
*20. DSMN bit = “0”(default)の設定でfs=48kHz及び16kHz以外のfsでADCとDACを同時動作させた場
合、ADCのS/(N+D)の性能が劣化します。ただし、DSMN bit = “1”を設定した場合は、性能の劣化
を防ぐことが可能です。尚、ADC、DACの同時動作を行わない場合は、性能の劣化は生じません。
[AK7759]
018013659-J-00-PB 2019/07
- 13 -
8.1.3. DAC+Line-out Amp
(Ta= 25C; AVDD=LVDD=TVDD=3.3V; AVSS=DVSS=0V; 信号周波数1kHz;
サンプリングレートfs=48kHz; 測定周波数=20Hz~20kHz)
Parameter
Min.
Typ.
Max.
Unit
DAC
+
Line-out
Amp
分解能
24
bit
差動出力時(*21)
出力電圧 (*22)
±2.55
±2.83
±3.11
Vp-p
S/(N+D) (0dBFS)
fs=48kHz
72
80
dB
Dynamic Range (-60dBFS)
fs=48kHz (A-weighted)
82
90
dB
S/N
fs=48kHz (A-weighted)
82
90
dB
チャネル間アイソレーション1 (*23)
OUTxSEL[1:0] bit ≠ “00”(x=1,2,3)設定時
90
110
dB
チャネル間ゲインミスマッチ(*24)
0.0
0.5
dB
負荷抵抗 (*25)
10
kΩ
負荷容量
30
pF
Notes:
*21. OUT1SEL[1:0] bits = “10” or OUT3SEL[1:0] bits = “01”,
OUT2SEL[1:0] bits = “10” or OUT3SEL[1:0] bits = “10”設定時。
対象となる出力ピンは OUT1P/OUT1N, OUT2P/OUT2N, OUT3P/OUT3N pinです。
*22. 出力フルスケール電圧です。出力電圧は AVDD に比例(AVDD x 0.86)します。
*23. DACが 0dBFS の信号を出力した場合の DAC の Lch-Rch間のアイソレーションです。
*24. DACが 0dBFS の信号を出力した場合の DAC の Lch-Rch間のゲインミスマッチです。
*25. AC負荷に対しての値です。
8.1.4. Analog Direct Path
(Ta= 25°C; AVDD=LVDD=3.0~3.6V; TVDD=1.7~3.6V; AVSS=DVSS=0V; 信号周波数1kHz;
測定周波数=20Hz~20kHz)
Parameter
Min.
Typ.
Max.
Unit
Analg
Direct
Path
(*26)
Input Pin to Output Pin
Pin間インピーダンス
300
Ω
許容信号振幅 (*27)
3.0
Vp-p
負荷抵抗(*25)
10
kΩ
チャネル間アイソレーション(*28)
85
95
dB
Notes:
*26. OUT1SEL[1:0] bits = “01”, OUT2SEL[1:0] bits = “01”設定時。
*27. DCカットコンデンサを介したAC入出力信号の振幅値になります。
*28. Analog Direct Path (IN1P-OUT1P, IN1N-OUT1N, IN2P-OUT2P, IN2N-OUT2N)間のチャネル間ア
イソレーションを示します。
[AK7759]
018013659-J-00-PB 2019/07
- 14 -
8.2. DC特性
(Ta= -40~105C, AVDD= LVDD=3.0～3.6V, TVDD=1.7~3.6V, AVSS=DVSS=0V)
Parameter
記号
Min.
Typ.
Max.
Unit
ハイレベル入力電圧
VIH
75%LVDD
75%TVDD
V
ローレベル入力電圧
VIL
25%LVDD
25%TVDD
V
SCL, SDAハイレベル入力電圧
VIH2
70%TVDD
V
SCL, SDAローレベル入力電圧
VIL2
30%TVDD
V
DMDATハイレベル入力電圧 (*29)
VIH3
65%AVDD
V
DMDATローレベル入力電圧 (*29)
VIL3
35%AVDD
V
ハイレベル出力電圧Iout= -100A (*30)
VOH
TVDD-0.3
V
ローレベル出力電圧Iout=100A (*31)
VOL
0.3
V
SCL, SDA
ローレベル出力電圧
Fast Mode
TVDD ≥ 2.0V(Iout = 3mA)
VOL2
0.4
V
TVDD < 2.0V(Iout = 3mA)
VOL2
20%TVDD
V
Fast Mode Plus
TVDD ≥ 2.0V(Iout = 20mA)
VOL2
0.4
V
TVDD < 2.0V(Iout = 3mA)
VOL2
20%TVDD
V
DMCLKハイレベル出力電圧 Iout = -80A (*29)
VOH3
AVDD-0.4
V
DMCLKローレベル出力電圧 Iout = 80A (*29)
VOL3
0.4
V
入力リーク電流 (*32)
Iin
±10
A
入力リーク電流 プルダウン抵抗付きピン
パワーダウン(PDN pin = “L”)時 (*33)
Iid
66
A
入力リーク電流 プルダウン抵抗付きピン
パワーダウン解除(PDN pin = “H”)時 (*34)
Iid
77
A
入力リーク電流 XTI pin
lix
17
A
Notes:
*29. PMDMIC bit = “1” & PMADR bit = “1” & AINEL bit = “0”設定時
*30. XTO pin を除きます。
*31. SDA, XTO pinを除きます。
*32. プルダウン抵抗付ピン、XTI pinを除きます。
*33. BICK, LRCK, SDOUT1/CLKO/GP0, SDOUT3/DIT/JX3/MAT1, SDOUT2/GP1/EEST/JX2,
SDIN2/JX1/MAT0, I2CFP/RDY/GP0, STO/GP1 pin (Typ. 50 kΩ@3.3V)
*34. BICK, LRCK, SDOUT3/DIT/JX3/MAT1, SDOUT2/GP1/EEST/JX2, SDIN2/JX1/MAT0,
I2CFP/RDY/GP0 pin (Typ. 46kΩ@3.3V)
[AK7759]
018013659-J-00-PB 2019/07
- 15 -
8.3. 消費電流
(Ta=25C; AVDD=LVDD=3.0~3.6V(Typ.=3.3V, Max.=3.6V); TVDD=1.7~3.6V(Typ.=3.3V, Max.=3.6V);
AVSS=DVSS=0V; fs=48kHz; Master Mode; CL=20pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
動作時消費電流 (*35)
AVDD
16.0
22.4
mA
LVDD
24.0
52.0
mA
TVDD
3.6
6.6
mA
パワーダウン時消費電流
(PDN pin = “L”)
AVDD
1.5
μA
LVDD
1.5
μA
TVDD
1.0
μA
Note
*35. LVDDの消費電流は、DSPプログラムの内容によって変化します。
8.4. ディジタルフィルタ特性
8.4.1. ADC
8.4.1.1. Voice Filter (SDAD bit = “0”, SDDMIC bit = “0”)
(Ta= -40~105°C; AVDD=LVDD=3.0~3.6V, TVDD=1.7~3.6V, AVSS=DVSS=0V, fs=16kHz; (*36))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Voice Filter
通過域(*37)
0dB ~ -0.47dB
PB
0
6.3
kHz
-3.0dB
PB
6.9
kHz
通過域リップル (*37)
PR
-0.47
0
dB
阻止域 (*38)
SB
8
kHz
阻止域減衰量 (*38, *39)
SA
59.5
dB
群遅延歪: 0Hz ~ 8kHz
△GD
0
μs
群遅延
GD
14.1
1/fs
ADC Digital Filter (HPF)
周波数応答
-3.0dB
FR
29.8
Hz
Notes:
*36. 各振幅特性の周波数はサンプリングレート(fs)に比例します。ハイパスフィルタの特性は含まれて
いません
*37. 通過域はfs=16kHzのとき、DCから6.3kHzです
*38. 阻止域はfs=16kHzのとき、8kHzから1.016MHzです
*39. fs=16kHzのときアナログ変調器は 1.024MHzでアナログ入力をサンプリングします。
従って、サンプリング周波数の整数倍の帯域(n x1.024MHz ± 6.3kHz ;n=0,1,2,3･･･)中に存在する入
力信号については、ディジタルフィルタによっては減衰されません。
[AK7759]
018013659-J-00-PB 2019/07
- 16 -
8.4.1.2. Sharp Roll Off Filter (SDAD bit = “1”, SDDMIC bit = “1”)
(Ta= -40~105°C; AVDD=LVDD=3.0~3.6V, TVDD=1.7~3.6V, AVSS=DVSS=0V, fs=16kHz; (*40))
Parameter
Symbol
Min.
Typ.
Max.
Unit
Sharp Roll Off Filter
通過域(*41)
0.14dB ~ -0.12dB
PB
0
6.9
kHz
-3.0dB
PB
7.6
kHz
通過域リップル (*41)
PR
-0.14
0.14
dB
阻止域 (*42)
SB
9.5
kHz
阻止域減衰量 (*42, *43)
SA
65
dB
群遅延歪: 0Hz ~ 8kHz
△GD
0
μs
群遅延
GD
12.5
1/fs
ADC Digital Filter (HPF)
周波数応答
-3.0dB
FR
9.9
Hz
Notes:
*40. 各振幅特性の周波数はサンプリングレート(fs)に比例します。ハイパスフィルタの特性は含まれて
いません。
*41. 通過域はfs=16kHzのとき、DCから6.3kHzです。
*42. 阻止域はfs=16kHzのとき、9.3kHzから1.015MHzです
*43. fs=16kHzのときアナログ変調器は 1.024MHzでアナログ入力をサンプリングします。
従って、サンプリング周波数の整数倍の帯域( n x 1.024MHz ± 7.33kHz ; n = 0,1,2,3･･･)中に存在す
る入力信号については、ディジタルフィルタによっては減衰されません。
8.4.2. DAC
(Ta=-40~105C; AVDD=LVDD=3.0~3.6V, TVDD=1.7~3.6V, AVSS=DVSS=0V, fs=16kHz)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Sharp Roll Off Filter
通過域 (*44)
±0.05dB
PB
0
7.2
kHz
-6.0dB
8
kHz
通過域リップル
PR
-0.05
0.05
dB
阻止域 (*44)
SB
8.7
kHz
阻止域減衰量: 0~ 8kHz (*45)
SA
64
dB
群遅延 (*46)
GD
24
1/fs
Digital Filter + Analog Filter
振幅特性 20Hz ~ 8kHz
±0.5
dB
Notes:
*44. 通過域、阻止域の周波数はサンプリングレート(fs)に比例します。
PB = 0.4535 x fs(@ ± 0.05dB), SB = 0.5465 x fs です。
*45. 入力に1kHz, 0dBのSin波を与えたときの出力レベルを0dBとします。
*46. ディジタルフィルタによる演算遅延で、16/20/24bitのインパルスデータが入力レジスタにセットさ
れてからアナログ信号が出力されるまでの時間です。
[AK7759]
018013659-J-00-PB 2019/07
- 17 -
8.5. スイッチング特性
8.5.1. システムクロック
(Ta= -40~105C; AVDD=LVDD=3.0~3.6V, TVDD=1.7~3.6V, AVSS=DVSS=0V, CL=20pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
水晶振動子使用時(*47)
入力周波数(REFMODE[4:0] bits = “01111”)
fXTI
11.2896
12.288
MHz
入力周波数(REFMODE[4:0] bits = “10000”)
fXTI
16.9344
18.432
MHz
外部クロック使用時
デューティ比
40
50
60
%
入力周波数(REFMODE[4:0] bits = “01111”)
fXTI
11.0
11.2896
12.288
12.4
MHz
入力周波数(REFMODE[4:0] bits = “10000”)
fXTI
16.5
16.9344
18.432
18.6
MHz
LRCK周波数 (*48)
fs
7.8
49
kHz
BICK周波数 (*49)
通常インタフェース
ハイレベル幅
tBCLKH
128
ns
ローレベル幅
tBCLKL
128
ns
周波数
fBCLK
0.23
3.072
3.1
MHz
TDMインタフェース
ハイレベル幅
tBCLKH
32
ns
ローレベル幅
tBCLKL
32
ns
周波数
fBCLK
1.8
12.288
12.3
MHz
Notes:
*47. 水晶振動子はTyp.±100ppmの周波数精度が必要です。
*48. LRCKとサンプリングレート(fs)は、一致している必要があります。
*49. BICKを内部動作用の基準クロックとして使用する場合は、LRCKと同期し、周波数は固定している
必要があります。
1/fXTI
1/fXTI
VIH
VIL
XTI
1/fs
1/fs
tBCLKL
tBCLKH
1/fBCLK
1/fBCLK
tBCLK = 1/fBCLK
tXTI = 1/fXTI
ts = 1/fs
LRCK
BICK
VIH
VIL
VIH
VIL
Figure 3. システムクロックタイミング波形
[AK7759]
018013659-J-00-PB 2019/07
- 18 -
8.5.2. パワーダウン
(Ta= -40~105C; AVDD=LVDD=3.0~3.6V, TVDD=1.7~3.6V, AVSS=DVSS=0V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
PDNパルス幅 (*50)
tRST
600
ns
Note:
*50. 電源投入時はPDN pin = “L”にしてください。
VIL
tRST
PDN
Figure 4. リセットタイミング波形
8.5.3. シリアルデータインタフェース (SDIN1/2, SDOUT1/2/3)
(Ta= -40~105C; AVDD=LVDD=3.0~3.6V, TVDD=1.7~3.6V, AVSS=DVSS=0V, CL=20pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
スレーブモード
BICK “↑”からLRCKへの遅延時間 (*51)
tBLRD
20
ns
LRCKからBICK “↑”への遅延時間 (*51)
tLRBD
20
ns
シリアルデータ入力 ラッチセットアップ時間
tBSIDS
10
ns
シリアルデータ入力 ラッチホールド時間
tBSIDH
10
ns
LRCKからシリアルデータ出力遅延時間 (*52)
tLRD
30
ns
BICK “↓”からシリアルデータ出力遅延時間 (*53)
tBSOD
30
ns
マスタモード
BICK周波数
fBCLK
32,48,64,
128, 256
fs
BICKデューティ比
50
%
BICK “↓”からLRCKへの遅延時間 (*53)
tMBL
-12
12
ns
シリアルデータ入力 ラッチセットアップ時間
tBSIDS
20
ns
シリアルデータ入力 ラッチホールド時間
tBSIDH
20
ns
LRCKからシリアルデータ出力遅延時間 (*52)
tLRD
20
ns
BICK “↓”からシリアルデータ出力遅延時間 (*53)
tBSOD
20
ns
Notes:
*51. この規格値は、LRCK のエッジと BICK のエッジが重ならないように規定しています。
BICKの極性を反転させた場合は、BICKの “↓”からになります。
*52. I2Sを除きます
*53. BICKの極性を反転させた場合は、BICKの “↑”からになります。
[AK7759]
018013659-J-00-PB 2019/07
- 19 -
8.5.3.1. スレーブモード
tBSIDS
tBLRD
tLRBD
D
VIH
D
LRCK
BICK
VIL
D
VIH
D
VIL
D
VIH
D
VIL
D
tBSIDH
SDINx
x=1,2
Figure 5. スレーブモード時 シリアルデータインタフェース入力タイミング波形
tLRD
D
VIH
D
LRCK
BICK
VIL
D
VIH
D
VIL
D
SDOUTy
y=1,2,3
50%TVDD
D
tBSOD
D
tLRD
D
tBSOD
D
Figure 6. スレーブモード時 シリアルデータインタフェース出力タイミング波形
8.5.3.2. マスタモード
tBSIDS
tMBL
tMBL
D
50%TVDD
D
LRCK
BICK
VIH
D
VIL
D
tBSIDH
SDINx
x=1,2
50%TVDD
D
Figure 7. マスタモード時 シリアルデータインタフェース入力タイミング波形
tLRD
D
50%TVDD
D
50%TVDD
D
tBSOD
D
tLRD
D
tBSOD
D
50%TVDD
D
LRCK
BICK
SDOUTy
y=1,2,3
Figure 8. マスタモード時 シリアルデータインタフェース出力タイミング波形
[AK7759]
018013659-J-00-PB 2019/07
- 20 -
8.5.4. SPIインタフェース
8.5.4.1. クロックリセット(CKRESTN bit = “0”)時
(Ta= -40~105C; AVDD=LVDD=3.0~3.6V, TVDD=1.7~3.6V, AVSS=DVSS=0V, CL=20pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
マイコンインタフェース用信号
SCLK 周波数 (*54)
fSCLK
3.5
MHz
SCLK ローレベル幅
tSCLKL
120
ns
SCLK ハイレベル幅
tSCLKH
120
ns
マイコン→AK7759
CSNハイレベル幅
tWRQH
300
ns
CSN “↑” からPDN “↑”
tRST
360
ns
PDN“↑”からCSN “↓”
tIRRQ
1
ms
CSN“↓”からSCLK“↓”
tWSC
360
ns
SCLK“↑”からCSN“↑”
tSCW
480
ns
SI ラッチセットアップ時間
tSIS
40
ns
SI ラッチホールド時間
tSIH
40
ns
AK7759→マイコン
SCLKの“↓”からSO出力遅延時間
tSOS
40
ns
Note:
*54. コントロールレジスタにアクセスするときは、7MHzになります。
8.5.4.2. PLLロック(CKRESTN bit = “1”)時
(Ta= -40~105C; AVDD=LVDD=3.0~3.6V, TVDD=1.7~3.6V, AVSS=DVSS=0V, CL=20pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
マイコンインタフェース用信号
SCLK 周波数 (*55)
fSCLK
7
MHz
SCLK ローレベル幅
tSCLKL
60
ns
SCLK ハイレベル幅
tSCLKH
60
ns
マイコン→AK7759
CSNハイレベル幅
tWRQH
150
ns
CSN “↑” からPDN “↑”
tRST
180
ns
PDN“↑”からCSN “↓”
tIRRQ
1
ms
CSN“↓”からSCLK“↓”
tWSC
150
ns
SCLK“↑”からCSN“↑”
tSCW
240
ns
SI ラッチセットアップ時間
tSIS
20
ns
SI ラッチホールド時間
tSIH
20
ns
AK7759→マイコン
SCLKの“↓”からSO出力遅延時間
tSOS
40
ns
Note:
*55. CKRESTN bit = “0”→ “1”設定後、PLLがロックするまでにはMax.10msかかります。
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