AKM AK4115VQ 仕様

[AK4115]

MS0573-J-02 2018/09

- 1 -

概要

AK4115は216kHz, 24-bit に対応したディジタルオーディオトランシーバーです。チャネルステータスビ

ットは民生用とプロ用の両フォーマットに対応します。さらに Dolby Digital／MPEG等のNon-PCMデー

タストリームを自動検出することができます。入出力回路は、差動ケーブルをサポートしています。内

蔵のPLLは、クロックソースとしてバイフェーズ信号と “Word Clock”をサポートしています。デバイス

の設定は、専用ピン（パラレルモード時）または、マイコン（シルアルモード時）にて行います。パッ

ケージは、64pin LQFPに実装され、システムのスペースを削減できます。

* Dolby Digital is a trademark of Dolby Laboratories.

特徴

 AES3, IEC60958, S/PDIF, EIAJ CP1201 Compatible

 Very Low Jitter Analog PLL

 Synchronous / Asynchronous Mode

 Include Two X’tal Oscillators

 Clock Source: PLL or External Clock

- Reference Clock for PLL:

• Biphase signal: 22kHz to 216kHz

• External Clock (ELRCK pin): 22kHz to 216kHz

 8-channel Receiver input

- One channel supports Differential Input

 2-channel Transmission output (Through output or DIT)

- One channel supports Differential Output (RS422 Line Output Buffer)

 Auxiliary Digital Input

 De-emphasis for 32kHz, 44.1kHz and 48kHz

 Detection Functions

- Non-PCM Bit Stream Detection

- DTS-CD Bit Stream Detection

- Sampling Frequency Detection:

(22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz, 64kHz, 88.2kHz, 96kHz,

176.4kHz and 192kHz)

- Unlock & Parity Error Detection

- DAT Start ID Detection

 Up to 24bit Audio Data Format

 Audio Interface: Master or Slave Mode

 192-bit Channel Status Buffer

 Burst Preamble bit Pc and Pd Buffer for Non-PCM bit stream

 Q-subcode Buffer for CD bit stream

 Serial P Interface: 4-wire or I

2

C (max. 400kHz)

 Two Master Clock Outputs: 64fs/128fs/256fs/512fs

 Operating Voltage: 2.7 to 3.6V with 5V Logic Tolerance

 Package: 64pin LQFP

 Ta: -20 to 85C

AK4115

High Feature 192kHz 24bit Digital Audio Interface Transceiver

[AK4115]

MS0573-J-02 2018/09

- 2 -

Input

Selector

Clock

Recovery

Clock

Generator

DAIF

Decoder

AC-3/MPEG

Detect

DEM

µP I/F

Audio I/F

for RX/TX

X'tal

Oscillator

PDN

INT0

P/SN= “L”

LRCK

BICK

SDTO

DAUX

MCKO2

XTO1

XTI1

R

AVDD

AVSS

CDTI

CDTO

CCLK

CSN

OVDD

OVSS

MCKO1

IIC

RX1

RX2

RX3

RX4

RX5

RX6

RX7

DIT

TX0

Error &

Detect

STATUS

INT1

Q-subcode

buffer

TXP1

VOUT

8 to 3

VIN

RXN0

RXP0

TXN1

Channel

buffer

Status

X'tal

Oscillator

XTO2

Clock

Selector

VCOM

PSEL

ACKS

XTI2

FILT

TVDD

TVSS

EBICK

Audio I/F

for TX

ELRCK

DVDD

DVSS

EMCLK

ELRCK

XTL1

XTL0

B, C, U

ASYNC

Figure 1. AK4115 Block Diagram in serial mode

[AK4115]

MS0573-J-02 2018/09

- 3 -

Input

Selector

Clock

Recovery

Clock

Generator

DAIF

Decoder

AC-3/MPEG

Detect

DEM

Audio I/F

for RX/TX

X'tal

Oscillator

PDN

INT0

P/SN= “H”

LRCK

BICK

SDTO

DAUX

MCKO2

XTO1

XTI1

R

AVDD

AVSS

CM1

CM0

OCKS1

OCKS0

OVDD

OVSS

MCKO1

IPS1

RX1

RX2

RX3

IPS0

DIF0

DIF1

DIT

TX0

Error &

Detect

STATUS

INT1

TXP1

B,C,U,VOUT

4 to 2

VIN

RXN0

RXP0

TXN1

X'tal

Oscillator

XTO2

Clock

Selector

VCOM

PSEL

ACKS

XTI2

FILT

TVDD

TVSS

ELRCK

DVDD

DVSS

XTL1

XTL0

XSEL

EBICK

EMCK

Figure 2. AK4115 Block Diagram in parallel mode

[AK4115]

MS0573-J-02 2018/09

- 4 -

■ オーダリングガイド

AK4115VQ -20 ~ +85 C 64pin LQFP (0.5mm pitch)

AKD4115 AK4115 評価用ボード

■ ピン配置

DIF0/RX5

IPS0/RX

4

1

TEST

64

2

DIF1/RX6

3

PDN

4

XSEL/RX7

5

DVDD

6

VIN

7

DAUX

8

DVSS

9

MCKO1

10

MCKO2

AVDD

63

RX3

62

61

60

AVDD

59

RX1

58

AVSS

57

RXP0

56

RXN0

55

ACKS

54

EBICK

17

B

18

C

19

U

20

VOUT

21

22

TX0

23

TXP1

24

TXN1

25

TVSS

26

XTI1

27

48

47

46

45

44

43

42

41

40

39

38

FILT

XTL1

XTL0

PSEL

IPS1/IIC

BVSS

DVSS

DVDD

OCKS0/CSN/CAD0

OCKS1/CCLK/SCL

CM1/CDTI/SDA

Top View

TVDD

AVSS

RX2

P/SN

53

XTO1

28

11

OVDD

12

37

CM0/CDTO/CAD1

OVSS

13

BICK

14

SDTO

15

LRCK

16

XTI2

29

XTO2

30

OVDD

31

OVSS

32

AVDD

52

VCOM

51

R

50

AVSS

49

36

35

34

INT1

INT0

ELRCK

33

EMCK

[AK4115]

MS0573-J-02 2018/09

- 5 -

ピン／機能

No.

Pin Name

I/O

Function

1

DIF0

I

Audio Data Interface Format #0 Pin in parallel mode

RX5

I

Receiver Channel #5 Pin in serial mode (Internal biased pin)

2

TEST

I

TEST Pin

This pin must be connected to AVSS.

3

DIF1

I

Audio Data Interface Format #1 Pin in parallel mode

RX6

I

Receiver Channel #6 Pin in serial mode (Internal biased pin)

4

PDN

I

Power-Down Mode Pin

When “L”, the AK4115 is powered-down and reset.

5

XSEL

I

X’tal Oscillator Selection Pin in parallel mode

“L”: X’tal #1 is powered-up.

“H”: X’tal #2 is powered-up.

XSEL pin and XSEL bit are ORed.

RX7

I

Receiver Channel #7 Pin in serial mode (Internal biased pin)

6

DVDD

-

Digital Power Supply Pin, 3.3V

7

VIN

I

V-bit Input Pin for Transmitter Output

8

DAUX

I

Auxiliary Audio Data Input Pin

9

DVSS

-

Digital Ground Pin

10

MCKO1

O

Master Clock Output #1 Pin

11

MCKO2

O

Master Clock Output #2 Pin

12

OVDD

-

Digital Power Supply Pin, 3.3V

13

OVSS

-

Digital Ground Pin

14

BICK

I/O

Audio Serial Data Clock Pin

15

SDTO

O

Audio Serial Data Output Pin

16

LRCK

I/O

Channel Clock Pin

17

B

I/O

Block-Start Input/Output Pin

18

C

I/O

C-bit Input/Output Pin

19

U

I/O

U-bit Input/Output Pin

20

VOUT

O

V-bit Output Pin for Receiver

21

TVDD

-

Input tolerance & TX Output Buffer Power Supply Pin, 3.3V or 5V

22

TX0

O

Transmit Channel (Through Data) Output #0 Pin

23

TXP1

O

Transmit Channel Positive Output #1 Pin

24

TXN1

O

Transmit Channel Negative Output #1 Pin

25

TVSS

-

Input & TX Output Buffer Ground pin

26

XTI1

I

X’tal #1 Input Pin

27

XTO1

O

X’tal #1 Output Pin

28

XTI2

I

X’tal #2 Input Pin

29

XTO2

O

X’tal #2 Output Pin

30

OVDD

-

Digital Power Supply Pin, 3.3V

31

OVSS

-

Digital Ground Pin

32

EBICK

I/O

External Serial Data Clock Pin

33

EMCK

I

External Master Clock Input Pin

34

ELRCK

I/O

External Channel Clock Pin

35

INT0

O

Interrupt #0 Pin

36

INT1

O

Interrupt #1 Pin

Note 1. Do not allow digital input pins except internal biased pins to float.

[AK4115]

MS0573-J-02 2018/09

- 6 -

ピン／機能 (つづき)

No.

Pin Name

I/O

Function

37

CM0

I

Master Clock Operation Mode #0 Pin in parallel mode

CDTO

O

Control Data Output Pin in serial mode, IIC pin = “L”.

CAD1

I

Chip Address #1 Pin in serial mode, IIC pin = “H”.

38

CM1

I

Master Clock Operation Mode #1 Pin in parallel mode

CDTI

I

Control Data Input Pin in serial mode, IIC pin = “L”.

SDA

I/O

Control Data Pin in serial mode, IIC pin = “H”.

An external pull-up resistor is required.

39

OCKS1

I

Output Clock Select #1 Pin in parallel mode

CCLK

I

Control Data Clock Pin in serial mode, IIC pin = “L”

SCL

I

Control Data Clock Pin in serial mode, IIC pin = “H”

An external pull-up resistor is required.

40

OCKS0

I

Output Clock Select #0 Pin in parallel mode

CSN

I

Chip Select Pin in serial mode, IIC pin = “L”.

CAD0

I

Chip Address #0 Pin in serial mode, IIC pin = “H”.

41

DVDD

-

Digital Power Supply Pin, 3.3V

42

DVSS

-

Digital Ground Pin

43

BVSS

-

Substrate Ground Pin

44

IPS1

I

Input Channel Select #1 Pin in parallel mode

IIC

I

IIC Select Pin in serial mode

“L”: 4-wire Serial, “H”: I

2

C

45

PSEL

I

PLL Source Select Pin

“L”: S/PDIF Input, “H”: ELRCK Input Clock

PSEL pin and PSEL bit are ORed in serial mode.

46

XTL0

I

X’tal Frequency Select #0 Pin

47

XTL1

I

X’tal Frequency Select #1 Pin

48

FILT

O

PLL Loop Filter Pin

49

AVSS

-

Analog Ground Pin

50

R

O

External Resistor Pin

10k 1% resistor should be connected to AVSS externally.

51

VCOM

O

Common Voltage Output Pin

4.7µF capacitor should be connected to AVSS externally.

52

AVDD

-

Analog Power Supply Pin, 3.3V

53

P/SN

I

Parallel/Serial Select Pin

“L”: Serial Mode, “H”: Parallel Mode

54

ACKS

I

Master Clock Frequency Auto Setting Mode Pin.

“L”: Disable, “H”: Enable

ACKS pin and ACKS bit are ORed in serial mode.

55

RXN0

I

Receiver Channel #0 Negative Input Pin (Internal biased pin)

In serial mode, this channel is selected as default channel.

56

RXP0

I

Receiver Channel #0 Positive Input Pin (Internal biased pin)

In serial mode, this channel is selected as default channel.

57

AVSS

-

Analog Ground Pin

58

RX1

I

Receiver Channel #1 Pin (Internal biased pin)

59

AVDD

-

Analog Power Supply Pin, 3.3V

60

RX2

I

Receiver Channel #2 Pin (Internal biased pin)

61

AVSS

-

Analog Ground Pin

62

RX3

I

Receiver Channel #3 Pin (Internal biased pin)

63

AVDD

-

Analog Power Supply Pin, 3.3V

64

IPS0

I

Input Channel Select #0 Pin in parallel mode

RX4

I

Receiver Channel #4 Pin in serial mode (Internal biased pin)

Note 1. Do not allow digital input pins except internal biased pins to float.

[AK4115]

MS0573-J-02 2018/09

- 7 -

■ 使用しないピンの処理

使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。

1. Serial Mode (P/SN pin = “L”)

Classification

Pin Name

Setting

Analog Input

RXP0, RXN0, RX7-1

オープン

TEST

AVSS に接続

Analog Output

FILT

オープン

Digital Input

VIN, DAUX, XTI1, XTI2, EMCK

DVSS に接続

Digital Output

MCKO1, MCKO2, VOUT, TX0,

TXP1, TXN1, XTO1, XTO2,

INT0, INT1,

CDTO (IIC pin = “L”)

オープン

Digital

Input/Output

B, U, C

BCU_IC bit = “1”: オープン

BCU_IO bit = “0”: DVSS に接続

EBICK, ELRCK

マスタモード: オープン

スレーブモード: DVSS に接続

2. Parallel Mode (P/SN pin = “H”)

Classification

Pin Name

Setting

Analog Input

RXP0, RXN0, RX3-1

オープン

TEST

AVSS に接続

Analog Output

FILT

オープン

Digital Input

VIN, DAUX, XTI1, XTI2, EMCK,

EBICK, ELRCK

DVSS に接続

Digital Output

MCKO1, MCKO2, VOUT, TX0,

TXP1, TXN1, XTO1, XTO2,

INT0, INT1, B, U, C

オープン

[AK4115]

MS0573-J-02 2018/09

- 8 -

絶対最大定格

(AVSS=OVSS=DVSS=TVSS=BVSS=0V; Note 2)

Parameter

Symbol

min

max

Units

Power Supplies:

Analog

AVDD

-0.3

4.6

V

Digital

DVDD

-0.3

4.6

V

Logic Output Buffer

OVDD

-0.3

4.6

V

Input tolerance and TX Buffer

TVDD

-0.3

6.0

V

| BVSS - AVSS | (Note 3)

GND1

-

0.3

V

| BVSS - OVSS | (Note 3)

GND2

-

0.3

V

| BVSS - DVSS | (Note 3)

GND3

-

0.3

V

| BVSS - TVSS | (Note 3)

GND4

-

0.3

V

Input Current (Any pins except supplies)

IIN

-

10

mA

Input Voltage (Note 4)

VIN

-0.3

“TVDD+0.3” or 6.0

V

Ambient Temperature (Power applied)

Ta

-20

85

C

Storage Temperature

Tstg

-65

150

C

Note 2. 電圧はすべてグランドに対する値です。

Note 3. AVSS, OVSS, DVSS, BVSS, TVSS は同じグランドに接続して下さい。

Note 4.全ての入力ピン。最大値は、 “TVDD+0.3V” あるいは 6.0V のどちららか、低い方の値です。

SCL, SDA pin のプルアップ抵抗の接続先は(TVDD+0.3V)以下にして下さい。

注意：この値を超えた条件で使用した場合、デバイスを破壊することがあります。

また通常の動作は保証されません。

推奨動作条件

(AVSS=OVSS=DVSS=TVSS=BVSS=0V; Note 2)

Parameter

Symbol

min

typ

max

Units

Power

Supplies:

(Note 5)

Analog

Digital

Logic Output Buffer

Input tolerance and TX Buffer

AVDD

DVDD

OVDD

TVDD

2.7

DVDD

3.3

5.0

3.6

5.5

V

Difference

AVDD – DVDD

AVDD – OVDD

OVDD – DVDD

-0.3

0

0.3

V

Note 2. 電圧はすべてグランドに対する値です。

Note 5. AVDD, DVDD, OVDD, TVDD 間の電源立ち上げシーケンスを考慮する必要はありません。

注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分ご注意

下さい。

[AK4115]

MS0573-J-02 2018/09

- 9 -

S/PDIF レシーバ特性

(Ta=25C; AVDD=OVDD=DVDD=2.7~3.6V; TVDD=2.7~5.5V)

Parameter

Symbol

min

typ

max

Units

Input Resistance

Zin

-

10

-

k

Input Voltage

VTH

200

-

mVpp

Input Sample Frequency

fs

22

-

216

kHz

Time deviation Jitter

RX input (PSEL = “0”)

ELRCK input (PSEL = “1”)

-

100

300

-

ps RMS

Cycle - to - Cycle Jitter

RX input (PSEL = “0”)

ELRCK input (PSEL = “1”)

-

70

-

ps RMS

DC 特性

(Ta=25C; AVDD=OVDD=DVDD=2.7~3.6V; TVDD=2.7~5.5V; unless otherwise specified)

Parameter

Symbol

min

typ

max

Units

Power Supply Current

Normal operation: PDN pin = “H” (Note 6)

AVDD+DVDD+OVDD:

TVDD:

-

28

30

42

45

mA

Power down: PDN pin = “L” (Note 7)

AVDD+DVDD+OVDD+TVDD:

-

10

100

A

High-Level Input Voltage

Low-Level Input Voltage

Input Level at AC coupling (Only ELRCK pin)

VIH

VIL

VAC

70%DVDD

DVSS-0.3

0.5

-

TVDD

30%DVDD

TVDD

V

Vpp

Except for TX0, TXN1 and TXP1 pins

High-Level Output Voltage (Iout=-400A)

Low-Level Output Voltage

(Except SDA pin: Iout=400A)

( SDA pin: Iout= 3mA)

VOH

VOL

OVDD-0.4

-

0.4

V

TX0 Output Level

Output Level (Note 8)

VTXO0

0.4

0.5

0.6

V

TXN1 and TXP1 pins

Professional mode (TVDD= 4.5 ~ 5.5V)

Output Impedance (Rp + Rn + R1) (Note 9)

RTXPN

88

110

132



Consumer Mode (TVDD = 2.7 ~ 5.5V)

Output Level (Note 10)

VTXO1

0.4

0.5

0.6

V

Input Leakage Current

Iin

-

 10

A

Note 6. AVDD, OVDD, DVDD = 3.3V, TVDD=5.0V, C

L

=20pF, fs=216kHz, X'tal=24.576MHz, Clock Operation Mode 2,

OCKS1=1, OCKS0=1, TX0 の回路図: Figure 23, TX1 の回路図: Figure 25の場合。

AVDD=10mA (typ), OVDD+DVDD=18mA (typ)

Note 7. RX 入力はオープン、全てのディジタル入力ピンを TVDD または DVSS に固定した場合の値です。

Note 8. Figure 23 あるいは Figure 24使用

Note 9. Rp: TXP1 出力インピーダンス, Rn: TXN1 出力インピーダンス, R1 = 75。Figure 25使用

Note 10. Figure 26使用

[AK4115]

MS0573-J-02 2018/09

- 10 -

スイッチング特性

(Ta=25C; AVDD=OVDD=DVDD=2.7~3.6V, TVDD=2.7~5.5V; C

L

=20pF)

Parameter

Symbol

min

typ

max

Units

Master Clock Timing

Crystal Resonator

Frequency

fXTAL

11.2896

-

24.576

MHz

External Clock

Frequency

Duty

fECLK

dECLK

11.2896

40

-

50

27.648

60

MHz

%

MCKO1 Output

Frequency

Duty

fMCK1

dMCK1

2.816

40

-

50

27.648

60

MHz

%

MCKO2 Output

Frequency

Duty

fMCK2

dMCK2

1.408

40

-

50

27.648

60

MHz

%

PLL Clock Recover Frequency (RX7-0)

fpll

22

-

216

kHz

LRCK Frequency

Duty Cycle (at Slave Mode)

Duty Cycle (at Master Mode)

fs

dLCK

22

45

-

50

216

55

-

kHz

%

Audio Interface Timing 1

Slave Mode

BICK Period

BICK Pulse Width Low

Pulse Width High

LRCK Edge to BICK “” (Note 11)

BICK “” to LRCK Edge (Note 11)

LRCK to SDTO (MSB) (3.0  DVDD,OVDD  3.6V)

BICK “” to SDTO (3.0  DVDD,OVDD  3.6V)

LRCK to SDTO (MSB) (2.7  DVDD,OVDD  3.0V)

BICK “” to SDTO (2.7  DVDD,OVDD  3.0V)

DAUX Hold Time

DAUX Setup Time

tBCK

tBCKL

tBCKH

tLRB

tBLR

tLRM

tBSD

tLRM

tBSD

tDXH

tDXS

72

27

15

-

15

-

20

25

-

ns

Master Mode

BICK Frequency

BICK Duty

BICK “” to LRCK

BICK “” to SDTO

DAUX Hold Time

fBCK

dBCK

tMBLR

tBSD

tDXH

-

-15

-

15

64fs

50

-

15

-

Hz

%

ns

DAUX Setup Time

tDXS

15

-

ns

Master Clock Timing 2

EMCK

Frequency

Duty

fECLK2

dECLK2

2.816

40

-

50

27.648

60

MHz

%

ELRCK

PLL Lock Range

Frequency

Duty

fEPLL

fs

dLCK

22

40

-

50

216

60

kHz

%

Audio Interface Timing 2

Slave Mode

EBICK Period

EBICK Pulse Width Low

Pulse Width High

ELRCK Edge to BICK “” (Note 12)

EBICK “” to ELRCK Edge (Note 12)

DAUX Hold Time

DAUX Setup Time

tEBCK

tEBCKL

tEBCKH

tELRB

tEBLR

tEDXH

tEDXS

72

27

15

-

ns

Master Mode

EBICK Frequency

EBICK Duty

EBICK “” to ELRCK

DAUX Hold Time

fEBCK

dEBCK

tEMBLR

tEDXH

-

-15

15

64fs

50

-

15

-

Hz

%

ns

DAUX Setup Time

tEDXS

15

-

ns

Note 11. この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。

Note 12. この規格値は ELRCK のエッジと EBICK の立ち上がりエッジが重ならないように規定しています。

[AK4115]

MS0573-J-02 2018/09

- 11 -

スイッチング特性 (つづき)

(Ta=25C; AVDD=OVDD=DVDD=2.7~3.6V, TVDD=2.7~5.5V; C

L

=20pF)

Parameter

Symbol

min

typ

max

Units

Control Interface Timing (4-wire serial mode)

CCLK Period

CCLK Pulse Width Low

Pulse Width High

CDTI Setup Time

CDTI Hold Time

CSN “H” Time

CSN “” to CCLK “”

CCLK “” to CSN “”

CDTO Delay

CSN “” to CDTO Hi-Z

tCCK

tCCKL

tCCKH

tCDS

tCDH

tCSW

tCSS

tCSH

tDCD

tCCZ

200

80

50

150

50

-

45

70

ns

Control Interface Timing (I

2

C Bus mode):

SCL Clock Frequency

Bus Free Time Between Transmissions

Start Condition Hold Time (prior to first clock pulse)

Clock Low Time

Clock High Time

Setup Time for Repeated Start Condition

SDA Hold Time from SCL Falling (Note 13)

SDA Setup Time from SCL Rising

Rise Time of Both SDA and SCL Lines

Fall Time of Both SDA and SCL Lines

Setup Time for Stop Condition

Capacitive load on bus

Pulse Width of Spike Noise Suppressed by Input Filter

fSCL

tBUF

tHD:STA

tLOW

tHIGH

tSU:STA

tHD:DAT

tSU:DAT

tR

tF

tSU:STO

Cb

tSP

-

1.3

0.6

1.3

0.6

0

0.1

-

0.6

-

0

-

400

-

0.3

-

400

50

kHz

s

pF

ns

Reset Timing

PDN Pulse Width

tPW

150

-

ns

Note 13. データは最低300ns (SCLの立ち下がり時間)の間保持されなければなりません。

Note 14. I

2

C-busはNXP B.V.の商標です。

[AK4115]

MS0573-J-02 2018/09

- 12 -

■ タイミング波形

1/fECLK

tECLKL

VIH

tECLKH

XTI

VIL

dECLK = tECLKH x fECLK x 100

= tECLKL x fECLK x 100

1/fMCK1

50%OVDD

MCKO1

tMCKL1

tMCKH1

dMCK1 = tMCKH1 x fMCK1 x 100

= tMCKL1 x fMCK1 x 100

1/fMCK2

50%OVDD

MCKO2

tMCKL2

tMCKH2

dMCK2 = tMCKH2 x fMCK2 x 100

= tMCKL2 x fMCK2 x 100

1/fs

LRCK

VIH

VIL

tLRL

tLRH

dLCK = tLRH x fs x 100

= tLRL x fs x 100

1/fECLK2

tECLKL2

VIH

tECLKH2

EMCK

VIL

dECLK2 = tECLKH2 x fECLK2 x 100

= tECLKL2 x fECLK2 x 100

1/fs

ELRCK

VIH

VIL

tELRL

tELRH

dELCK = tELRH x fs x 100

= tELRL x fs x 100

Figure 3. Clock Timing

[AK4115]

MS0573-J-02 2018/09

- 13 -

tLRB

LRCK

BICK

SDTO

tBSD

tBLR

tBCKL

tBCKH

tLRM

50%OVDD

DAUX

tDXS

tDXH

VIH

VIL

VIH

VIL

VIH

VIL

tBCK

Figure 4. Serial Interface Timing 1 (Slave Mode)

LRCK

BICK

SDTO

tBSD

tMBLR

50%OVDD

DAUX

tDXH

tDXS

VIH

VIL

Figure 5. Serial Interface Timing 1 (Master Mode)

tELRB

ELRCK

EBICK

tEBLR

tEBCKL

tEBCKH

DAUX

tEDXS

tEDXH

VIH

VIL

VIH

VIL

VIH

VIL

tEBCK

Figure 6. Serial Interface Timing 2 (Slave Mode)

[AK4115]

MS0573-J-02 2018/09

- 14 -

ELRCK

EBICK

tEMBLR

50%OVDD

DAUX

tEDXH

tEDXS

VIH

VIL

Figure 7. Serial Interface Timing 2 (Master Mode)

tCCKL

CSN

CCLK

tCDS

CDTI

tCDH

tCSS

C0

tCCKH

CDTO

Hi-Z

C1

VIH

VIL

VIH

VIL

VIH

VIL

tCCK

0

Figure 8. WRITE/READ Command Input Timing in 4-wire serial mode

tCSW

CSN

CCLK

CDTI

D2

D0

tCSH

CDTO

Hi-Z

D1

D3

VIH

VIL

VIH

VIL

VIH

VIL

Figure 9. WRITE Data Input Timing in 4-wire serial mode

[AK4115]

MS0573-J-02 2018/09

- 15 -

CSN

CCLK

tDCD

CDTO

D7

D6

CDTI

A1

A0

D5

Hi-Z

50%OVDD

VIH

VIL

VIH

VIL

VIH

VIL

Figure 10. READ Data Output Timing 1 in 4-wire serial mode

CSN

CCLK

tCCZ

CDTO

D2

D1

CDTI

D0

D3

tCSW

tCSH

50%OVDD

VIH

VIL

VIH

VIL

VIH

VIL

Figure 11. READ Data Input Timing 2 in 4-wire serial mode

tHIGH

SCL

SDA

VIH

tLOW

tBUF

tHD:STA

tR

tF

tHD:DAT

tSU:DAT

tSU:STA

Stop

Start

Stop

tSU:STO

VIL

VIH

VIL

tSP

Figure 12. I

2

C Bus mode Timing

tPW

PDN

VIL

Figure 13. Power Down & Reset Timing

[AK4115]

MS0573-J-02 2018/09

- 16 -

動作説明

■ Non-PCM (Dolby Digital, MPEG, etc) / DTS-CD データストリーム自動検出機能

AK4115はNon-PCMデータストリームの検出機能をもちます。Dolby “Dolby Digital Data Stream in IEC60958

Interface”に準拠した32ビット ModeのNon-PCMデータプリアンブルが検出されるときNPCM bitが “1”になり

ます。プリアンブルの96ビット sync codeは 0x0000, 0x0000, 0x0000, 0x0000, 0xF872 and 0x4E1Fで構成されます。

NPCM bitは一旦 “1”になると4096フレームの間その値を保持します。次の4096フレームでsync codeが検出され

ない場合は、NPCM bit = “0”となり、さらにsync codeが検出されるまでNPCM bit は “0”のままです。また、こ

のプリアンブルが検出された場合、sync codeに続いて2バイト (Pc: burst information, Pd: length code: Figure 51,

Figure 52を参照。) をレジスタに格納します。同様にDTS-CDのデータプリアンブルが検出されるとDTSCD bit

が “1”になります。次の4096フレームでsync codeが検出されない場合は、DTSCD bit = “0”となり、さらにsync

codeが検出されるまでDTSCD bit は “0”のままです。また、NPCM bitとDTSCD bitのORがAUTO bitに出力され

ます。AK4115はDTS-CDビットストリームの14bit Sync Word, 16bit Sync Wordを検出しており、シリアルモード

では、DTS14 bit, DTS16 bit により検出機能のON/OFFが設定可能です。パラレルモード時は、AUTO bit と

AUDION bit のORが INT1 pin に出力されます。この時、DTS-CDの検出は、14bit Sync Word, 16bit Sync Word

の両方に対応します。

■ 216kHz対応クロックリカバリ回路

内蔵する低ジッタPLLは22kHzから216kHzのロックレンジをもちます。XTL1-0の設定により水晶発振回路のリ

ファレンスクロックもしくはチャネルステータスのサンプリング周波数情報を用い、サンプルレート(22.05kHz,

24kHz, 32kHz, 44.1kHz, 48kHz, 64kHz, 88.2kHz, 96kHz, 176.4kHz, 192kHz)を検出します。正しい間隔でプリアン

ブルを受信しないと同期外れが起こります。

■ PLLのリファレンスクロック

PLLのリファレンスクロックは、バイフェーズ信号あるいはELRCK pinから供給されたクロックから選択する

ことができます。バイフェーズ信号はRX7-0 pinから供給されます。また、ELRCK pinからはスタジオ装置間で

使用される “Word Clock”がサンプリングクロック (1fs)として供給されます。この選択は、PSEL bitあるいは

PSEL pinで行います。PSEL bitとPSEL pinは、内部でORがとられます。

PSEL

Reference Clock for PLL

0

RX Input

Default

1

ELRCK Input

Table 1. Setting of PLL Reference Clock

■ PLLロック時間

PLLのロック時間は、PSEL = “0”の場合、サンプリング周波数(fs)及び、FAST bitの設定に依存します（Table 2

参照）。FAST bit は低速サンプリング時に有用です。なお、パラレルモード時は、FAST bit = “1”に固定です。

PSEL = “1”の場合は、FAST bitの設定には関係なくmax.35msです。Table 2のロック時間は、VCOMの立ち上が

り時間を考慮していませんので、パワーダウン解除（PDN pin: “L”  “H”）からは、VCOMの立ち上がり時間

のmax. 15ms(VCOM pin のコンデンサが4.7Fの場合)を加算する必要があります。

PSEL

FAST bit

PLL Lock Time

0

 (20ms + 384/fs)

Default

0

1

 (20ms + 1/fs)

1

-

 35ms

Table 2. PLL Lock Time (fs: Sampling Frequency)

[AK4115]

MS0573-J-02 2018/09

- 17 -

■ Word Clock (Studio Sync Clock)

Word Clockは、スタジオ装置間のクロック同期として使用され、サンプリング周波数(1fs) として常に供給されます。内

部PLLは、ELRCK pinに供給されたクロックからMCLK、BICKおよびLRCKを生成します。 PLLロックレンジは、22kHz

から216kHz までサポートします。ACカップリング時、Word Clock (ELRCK pin) は、0.5Vpp(min)の信号レベルを受信

することができます。マスタモードでは、ELRCK pinおよびLRCK pin間の位相は5%以内にあります。バイフェーズ

信号に同期したWord Clock (ELRCK)が供給された場合、LRCKとELRCK間のフェーズ・エラーは1/(128fs)以内

(WSYNC bit = “1”)です。バイフェーズ信号と非同期のWord Clock (ELRCK)が供給される場合、WSYNC bit は“0”に

設定してください。

■ DIT/DIR Mode

AK4115は同期モードあるいは非同期モードで動作することができます。同期モードでは、DITとDIRは同じクロックソー

スにより動作します。非同期モードでは、DITとDIRは全く異なるサンプリング周波数によって動作します。これらのモー

ドはASYNC bitにて選択されます。

1. 同期モード: ASYNC bit = “0”

PSELおよびCM1-0はクロックソースおよびSDTOのデータソースを選択します。Mode2では、PLLがUNLOCK状態にな

った時、クロックソースはPLLからX'talに切り替えられます。 Mode3では、クロックソースはX’talに固定ですが、チャネ

ルステータス等のRXデータはモニターできます。Mode2-3では、X'talの周波数はPLLからリカバリされた周波数とは異

なる周波数を使用してください。Mode４-6において、PLLのリファレンスクロックはELRCKに選択されます。 MCKO1/2、

BICKおよびLRCKはPLLによって生成されます。 SDTOのデータソースは常にDAUXです。

Mode

PSEL

CM1

CM0

UNLOCK

PLL Status

X'tal Status

Clock source

Clock I/O

SDTO

0

-

ON

(Note 16)

PLL

(RX)

Note 17

RX

1

0

1

-

OFF

ON

X'tal

Note 17

DAUX

2

0

1

0

ON

PLL

(RX)

Note 17

RX

1

ON

X'tal

Note 17

DAUX

3

0

1

-

ON

X’tal

Note 17

DAUX

4

1

0

-

ON

(Note 16)

PLL

(ELRCK)

Note 17

DAUX

5

1

0

1

-

OFF

ON

X’tal

Note 17

DAUX

6

1

0

ON

PLL

(ELRCK)

Note 17

DAUX

1

ON

X'tal

Note 17

DAUX

Note 15. ON: Oscillation (Power-up), OFF: STOP (Power-down)

Note 16. X’tal を fs 検出のためのリファレンスクロックに使用しない場合(XTL1,0= “1,1”)、X’tal は OFF です。

Note 17. MCKO1/2, BICK, LRCK

Table 3. Clock operation for DIT/DIR in synchronous mode

[AK4115]

MS0573-J-02 2018/09

- 18 -

Input

Selector

Clock

Recovery

Clock

Generator

DAIF

Decoder

DEM

Audio I/F

for RX/TX

X'tal

Oscillator

LRCK

BICK

SDTO

DAUX

MCKO2

XTO1

XTI1

MCKO1

RX1

RX2

RX3

RX4

RX5

RX6

RX7

DIT

TX0

TXP1

8 to 3

RXN0

RXP0

TXN1

X'tal

Oscillator

XTO2

Clock Selector

(CM1-0)

ACKS

XTI2

XSEL

Figure 14. Clocks for DIT/DIR in synchronous mode (PSEL bit = “0”)

Input

Selector

Clock

Recovery

Clock

Generator

Audio I/F

for RX/TX

X'tal

Oscillator

LRCK

BICK

SDTO

DAUX

MCKO2

XTO1

XTI1

MCKO1

RX1

RX2

RX3

RX4

RX5

RX6

RX7

DIT

TX0

TXP1

8 to 2

RXN0

RXP0

TXN1

X'tal

Oscillator

XTO2

Clock Selector

(CM1-0)

ACKS

XTI2

XSEL

ELRCK

Figure 15. Clocks for DIT/DIR in synchronous mode (PSEL bit = “1”)

[AK4115]

MS0573-J-02 2018/09

- 19 -

2. 非同期モード: ASYNC bit = “1”, PSEL = “0”

ASYNC bit が 1 のとき、DIT と DIR は非同期モードになります。 Mode 1､Mode 2(PLL が Unlock のとき)および Mode3

では、SDTO は “L”に固定されます。DAUX への入力タイミングは ELRCK と EBCIK に同期させてください。TX のマ

スタクロックは MSEL bit によって X'tal か EMCK のいずれかを選択することができます(See Table 4)。

MSEL bit

Master Clock

0

X’tal

Defalut

1

EMCK

Table 4. Master clock setting for TX in asynchronous mode.

Mode

CM1

CM0

UNLOCK

PLL

Status

X'tal

Status

RX

TX

Clock

Source

Clock

I/O

SDTO

Clock

Source

Clock

I/O

0

-

ON

(Note 19)

PLL

(RX)

Note 20

RX

X’tal

or

EMCK

(Note 22)

Note 21

1

0

1

-

OFF

ON

X'tal

Note 20

“L”

X’tal

or

EMCK

Note 21

2

1

0

ON

PLL

(RX)

Note 20

RX

X’tal

or

EMCK

Note 21

1

ON

X'tal

Note 20

“L”

X’tal

or

EMCK

Note 21

3

1

-

ON

X'tal

Note 20

“L”

X’tal

or

EMCK

Note 21

Note 18. ON: Oscillation (Power-up), OFF: STOP (Power-down)

Note 19. X’tal を fs 検出のためのリファレンスクロックに使用しない場合(XTL1,0= “1,1”)、X’tal は OFF です。

Note 20. MCKO1/2, BICK, LRCK

Note 21. EMCK or X’tal, EBICK, ELRCK, DAUX

Note 22. X’tal が OFF の時、クロックソースは、EMCK のみサポートします。

Table 5. Clock operation for DIT/DIR in asynchronous mode

Input

Selector

Clock

Recovery

Clock

Generator

DAIF

Decoder

DEM

Audio I/F

for RX

X'tal

Oscillator

LRCK

BICK

SDTO

EMCK

MCKO2

XTO1

XTI1

MCKO1

RX1

RX2

RX3

RX4

RX5

RX6

RX7

DIT

TX0

TXP1

8 to 3

RXN0

RXP0

TXN1

X'tal

Oscillator

XTO2

Clock Selector

(CM1-0)

ACKS

XTI2

XSEL

Audio I/F

for TX

ELRCK

EBICK

DAUX

“L”

MSEL

Figure 16. Clocks for DIT/DIR in asynchronous mode

[AK4115]

MS0573-J-02 2018/09

- 20 -

■ Block start, Channel status bit, User bit and Validity bit

RX と TX用のブロックスタート、チャネルステータスビット、バリディティビットを制御及びモニターすることができます。

B, C, U pinはI/Oピンで、BCU_IO bitで入出力を選択することができます。B, C, U, VOUT pin は、Mode2のUNLOCK

時は、同期モード・非同期モードいずれの場合にも、“L” (BCU_IO bit = “1”) になります。

a. シリアルモード & AESモード以外 (P/SN pin = “L”, AES3 bit = “0”)

ASYNC

bit

BCU_IO

bit

Block

Start

(B pin)

RX

TX

Channel

Status bit

User bit

Validity

bit

Channel

Status bit

User bit

Validity

bit

0

Input

CR191-0

bits

N/A

VOUT pin

VRX bit

(Note 24)

C pin

CT191-0 bits

(Note 25)

U pin

VIN pin

VTX bit

(Note 26)

1

Output

C pin

CR191-0

bits

(Note 23)

U pin

VRX bit

VOUT pin

(Note 24)

CT191-0 bits

All

“0” data

(Note 27)

VIN pin

VTX bit

(Note 26)

1

0

Input

CR191-0

bits

N/A

VRX bit

C pin

CT191-0 bits

(Note 25)

U pin

VIN pin

VTX bit

(Note 26)

1

Output

TX 側 DAUX データが無い場合

RX 側 RX 入力データが無い場合

C pin

CR191-0

bits

(Note 23)

U pin

VOUT pin

VRX bit

(Note 24)

CT191-0 bits

All

“0” data

VTX bit

Note 23. RX のチャネルステータスビットは、C pin と CR191-0 bit の両方でモニターすることができます。

Note 24. RX のバリディティビットは、VOUT pin と VRX bit の両方でモニターすることができます。

Note 25. C pin と CR191-0 bit は内部で OR がとられます。

Note 26. VIN pin と VTX bit は内部で OR がとられます。

Note 27. UDIT bit が“1”の時, リカバリされた U bit は DIT(U bit の DIR-DIT loop mode)のために使用されます。

Table 6. Block start, Channel Status bit, User bit and Validity bit in serial mode except AES3 mode (N/A: Not available)

非同期モード(ASYNC bit = 1)でかつB,C,U pinを出力設定(BCU_IO bit = “1”, BCU bit = “1”)にした条件で、RX側と

TX側DAUXを同時に入力した場合、RXと非同期動作をしているTXデータ出力が定期的に異常となります。RX入力

側は正常動作します。この現象はAES3 bit設定の制約はありません。

これは、RX入力データからデコードしたBlock-Start, Channel Status, User dataが内部でTXデータに書き込まれるため

に発生します。

RX側とTX側DAUXを同時に入力して使用する場合は、

B,C,U pin を Low 出力設定(BCU bit = “0”)して下さい。つまり BCU_IO bit = “1”（出力）かつ BCU bit = “0”です。また

は、B,C,U pin を入力設定(BCU_IO bit = “0”)にして下さい。つまり BCU_IO bit = “0”（入力）かつ BCU bit = “1” 設定

としてください。

ページが読み込まれています...

AKM AK4115VQ 仕様

AKM AK4115VQ 仕様

関連論文

その他のドキュメント