[AK4118A]
MS1130-J-03 2013/09
- 1 -
概 要
AK4118Aは192kHz, 24ビットに対応したディジタルオーディオトランシーバで、チャネルステータス
は民生用およびプロ用の両フォーマットに対応します。さらにAC-3/MPEG等のNon-PCMデータストリ
ームを自動検出し、マルチチャネルCODEC(AK4626A, AK4628A)と組み合わせて容易にAC-3システム
を実現できます。デバイスの設定は専用のパラレルピンか、またはシリアルµP I/Fによる設定が可能で
す。AK4118Aは小型48ピンLQFPパッケージに実装され、基板スペースを削減します。
*AC-3はDolby Laboratoriesの登録商標です。
特 長
AES3, IEC60958, S/PDIF, EIAJ CP1201対応
低ジッタPLL
PLL ロックレンジ: 8kHz 192kHz
PLL/X'tal切り替え機能
アンプ内蔵 8入力
アンプ内蔵 2出力 (スルー or トランスミッタ出力)
補助ディジタルデータ入力対応
ディエンファシスフィルタ内蔵 (32kHz, 44.1kHz, 48kHz, 96kHz)
各種検出機能
Non-PCMデータストリーム検出機能
DTS-CDデータストリーム検出機能
サンプリング周波数検出機能
(32kHz, 44.1kHz, 48kHz, 88.2kHz, 96kHz, 176.4kHz, 192kHz)
Unlock & Parity Error検出機能
Validityフラグ出力ピン
DAT Start ID検出
24ビットフォーマット対応
オーディオI/F: マスタ/スレーブモード対応
チャネルステータスビットの先頭42ビット分のバッファ内蔵
Non-PCMデータストリームのバーストプリアンブルPc, Pd用バッファ内蔵
CD Q-subcode用バッファ内蔵
シリアルµP I/F対応 (I
2
C, SPI)
64fs/128fs/256fs/512fsマスタクロック対応
電源電圧: 2.7 to 3.6V (5V入力可)
8GPIOポート
RX入力データ検出機能
小型パッケージ: 48ピンLQFP
Ta: -10 70C
High Feature 192kHz 24bit Digital Audio I/F Transceiver
AK4118A
[AK4118A]
MS1130-J-03 2013/09
- 2 -
■ ブロック図
Input
Selector
Clock
Recovery
Clock
Generator
DAIF
Decoder
AC-3/MPEG
Detect
DEM
µP I/F
Audio
I/F
X'tal
Oscillator
PDN
INT0
P/S=”L”
LRCK
BICK
SDTO
DAUX
MCKO2
XTO
XTI
R
AVDD
AVSS
CDTI
CDTO
CCLK
CSN
DVDD
DVSS
TVDD
MCKO1
IIC
RX0
RX1
RX2
RX3
RX4
RX5
RX6
RX7
DIT
TX0
Error &
Detect
STATUS
INT1
Q-subcode
buffer
TX1
B,C,U,VOUT
8 to 3
VIN
GP0,1,2,3,4,5,6,7
シリアルコントロールモード
Input
Selector
Clock
Recovery
Clock
Generator
DAIF
Decoder
AC-3/MPEG
Detect
DEM
Audio
I/F
X'tal
Oscillator
PDN
INT0
P/S=”H”
LRCK
BICK
SDTO
DAUX
XTO
XTI
R
AVDD
AVSS
CM1
CM0
OCKS1
OCKS0
DVDD
DVSS
TVDD
IPS1
RX0
RX1
RX2
RX3
IPS0
DIF0
DIF1
DIF2
DIT
TX0
Error &
Detect
STATUS
INT1
TX1
B,C,U,VOUT
4 to 2
VIN
MCKO2
MCKO1
パラレルコントロールモード
[AK4118A]
MS1130-J-03 2013/09
- 3 -
■ オーダリングガイド
AK4118AEQ -10 ~ +70 C 48pin LQFP (0.5mm pitch)
AKD4118A AK4118A評価用ボード
■ ピン配置
INT1
INT0
37
AVDD
36
38
R
39
VCOM
40
VSS3
41
RX0
42
NC
43
RX1
44
TEST1
45
RX2
46
VSS4
OCKS0/CSN/CAD0
35
OCKS1/CCLK/SCL
34
33
32
PDN
31
XTI
30
XTO
29
DAUX
28
MCKO2
27
BICK
26
IPS0/RX4
1
NC
2
DIF0/RX5
3
TEST2
4
DIF1/RX6
5
6
DIF2/RX7
7
IPS1/IIC
8
PSN
9
XTL0
10
XTL1
11
24
23
22
21
20
19
18
17
16
15
14
LRCK
MCKO1
VSS2
DVDD
VOUT/GP7
UOUT/GP6
COUT/GP5
BOUT/GP4
TX1/GP3
TX0/GP2
GP1
AK4118AEQ
Top View
VSS1
CM1/CDTI/SDA
CM0/CDTO/CAD1
SDTO
25
VIN/GP0
12
47
RX3
48
13
TVDD
[AK4118A]
MS1130-J-03 2013/09
- 4 -
■ AK4118からの変更点
1. 機能及び特性
機能
AK4118A
AK4118
マスタクロック
CM1-0 bit = “00”及びCM1-0 bit=
“10” でUNLOCK bit = “0” の場合
MCKO2 pinは “L”となる。
CM1-0 bit = “00”及びCM1-0 bit=
“10” でUNLOCK bit = “0” の場合で
も、MCKO2 pinはOCKS1-0の設定に
従い、256fs, 128fs, 64fsのクロック
を出力する。
S/PDIFレシーバ特性
Time deviation Jitter typ; 100ps RMS
Cycle - to - Cycle Jitter typ; 50ps RMS
を記載。
Jitterに関する記載なし。
2. レジスタ
Addr
Bit
AK4118A
AK4118
28H
D6
1
0
[AK4118A]
MS1130-J-03 2013/09
- 5 -
ピン／機能
No.
ピン名称
I/O
機 能
1
IPS0
I
入力チャネル選択0ピン (パラレルモード時)
RX4
I
レシーバチャネル入力4ピン (シリアルモード時) (内部バイアスピン)
2
NC
I
NCピン
内部ボンディングなし。VSS3に接続して下さい。
3
DIF0
I
オーディオデータインタフェースフォーマット0ピン
(パラレルモード時)
RX5
I
レシーバチャネル入力5ピン (シリアルモード時) (内部バイアスピン)
4
TEST2
I
テスト2ピン
VSS3に接続して下さい。
5
DIF1
I
オーディオデータインタフェースフォーマット1ピン
(パラレルモード時)
RX6
I
レシーバチャネル入力6ピン (シリアルモード時) (内部バイアスピン)
6
VSS1
I
グランドピン
7
DIF2
I
オーディオデータインタフェースフォーマット2ピン
(パラレルモード時)
RX7
I
レシーバチャネル入力7ピン (シリアルモード時) (内部バイアスピン)
8
IPS1
I
入力チャネル選択1ピン (パラレルモード時)
IIC
I
IIC選択ピン (シリアルモード時)
“L”: 4線シリアル, “H”: IIC
9
PSN
I
パラレル／シリアル選択ピン
“L”: シリアルモード, “H”: パラレルモード
10
XTL0
I
水晶周波数選択0ピン
11
XTL1
I
水晶周波数選択1ピン
12
VIN
I
トランスミッタ出力用V bit入力ピン
GP0
I/O
GPIO0ピン (シリアルモード時のみ)
13
TVDD
I
入力バッファ用電源ピン, DVDD ~5.5V
14
GP1
I/O
GPIO1ピン (シリアルモード時のみ)
15
TX0
O
トランスミットチャネル(スルーデータ)出力0ピン
GP2
I/O
GPIO2ピン (シリアルモード時のみ)
16
TX1
O
トランスミットチャネル(スルーデータ)出力1ピン(TX bit= “0”)
トランスミットチャネル(DAUXデータ)出力ピン
(TX bit= “1”: Default)
GP3
I/O
GPIO3ピン (シリアルモード時のみ)
17
BOUT
O
レシーバ入力用ブロックスタート出力ピン
先頭の40フレームの間 “H”を出力します。
GP4
I/O
GPIO4ピン (シリアルモード時のみ)
18
COUT
O
レシーバ入力用C bit出力ピン
GP5
I/O
GPIO5ピン (シリアルモード時のみ)
19
UOUT
O
レシーバ入力用U bit出力ピン
GP6
I/O
GPIO6ピン (シリアルモード時のみ)
20
VOUT
O
レシーバ入力用V bit出力ピン
GP7
I/O
GPIO7ピン (シリアルモード時のみ)
21
DVDD
I
ディジタル電源ピン, 2.7V ~ 3.6V
22
VSS2
I
グランドピン
23
MCKO1
O
マスタクロック出力1ピン
24
LRCK
I/O
チャネルクロックピン
[AK4118A]
MS1130-J-03 2013/09
- 6 -
ピン／機能（つづき）
No.
ピン名称
I/O
機 能
25
SDTO
O
オーディオシリアルデータ出力ピン
26
BICK
I/O
オーディオシリアルデータクロックピン
27
MCKO2
O
マスタクロック出力2ピン
28
DAUX
I
補助オーディオシリアルデータ入力ピン
29
XTO
O
水晶出力ピン
30
XTI
I
水晶入力ピン
31
PDN
I
パワーダウン＆リセットピン
このピンを “L” にするとパワーダウン状態になり、すべての出力ピン
は “L”、レジスタは初期化されます。CAD1-0を切り替えた場合はPDN
ピンでリセットして下さい。
32
CM0
I
マスタクロック動作モード0ピン (パラレルモード時)
CDTO
O
コントロールデータ出力ピン (シリアルモード, IIC= “L”時)
CAD1
I
チップアドレス1ピン (シリアルモード, IIC= “H”時)
33
CM1
I
マスタクロック動作モード1ピン (パラレルモード時)
CDTI
I
コントロールデータ入力ピン (シリアルモード, IIC= “L”時)
SDA
I/O
コントロールデータ入出力ピン (シリアルモード, IIC= “H”時)
34
OCKS1
I
出力クロック選択1ピン (パラレルモード時)
CCLK
I
コントロールデータクロックピン (シリアルモード, IIC= “L”時)
SCL
I
コントロールデータクロックピン (シリアルモード, IIC= “H”時)
35
OCKS0
I
出力クロック選択0ピン (パラレルモード時)
CSN
I
チップセレクトピン (シリアルモード, IIC= “L”時)
CAD0
I
チップアドレス0ピン (シリアルモード, IIC= “H”時)
36
INT0
O
インタラプト0ピン
37
INT1
O
インタラプト1ピン
38
AVDD
I
アナログ電源ピン, 2.7V ~ 3.6V
39
R
-
外部抵抗ピン
10k +/-1%の抵抗をVSS3との間に接続して下さい。
40
VCOM
-
コモン電圧出力ピン
0.47µFのコンデンサをVSS3との間に接続して下さい。
41
VSS3
I
グランドピン
42
RX0
I
レシーバチャネル入力0ピン (内部バイアスピン)
シリアルモード時の初期設定はこのチャネルです。
43
NC
I
NCピン
内部ボンディングなし。VSS3に接続して下さい。
44
RX1
I
レシーバチャネル入力1ピン (内部バイアスピン)
45
TEST1
I
テスト1ピン
VSS3に接続して下さい。
46
RX2
I
レシーバチャネル入力2ピン (内部バイアスピン)
47
VSS4
I
グランドピン
48
RX3
I
レシーバチャネル入力3ピン (内部バイアスピン)
Note 1. 内部バイアスピン(RX0-7 pin)を除くすべての入力ピンはフローティングにしないで下さい。
[AK4118A]
MS1130-J-03 2013/09
- 7 -
絶対最大定格
(VSS1-4=0V; Note 2, Note3)
Parameter
Symbol
min
max
Units
Power Supplies:
Analog
Digital
Input Buffer
AVDD
DVDD
TVDD
-0.3
-0.3
-0.3
4.6
4.6
6.0
V
V
V
Input Current (Any pins except supplies)
IIN
-
10
mA
Input Voltage (Except XTI pin)
Input Voltage (XTI pin)
VIN
VINX
-0.3
-0.3
TVDD+0.3
DVDD+0.3
V
V
Ambient Temperature (Power applied)
Ta
-10
70
C
Storage Temperature
Tstg
-65
150
C
Note 2. 電圧はすべてグランドに対する値です。
Note 3. VSS1-4は同じグランドプレーンに接続して下さい。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
推奨動作条件
(VSS1-4=0V; Note 2)
Parameter
Symbol
min
typ
max
Units
Power Supplies:
Analog
Digital
Input Buffer
AVDD
DVDD
TVDD
2.7
2.7
DVDD
3.3
3.3
5.0
3.6
AVDD
5.5
V
V
V
Note 2. 電圧はすべてグランドに対する値です。
S/PDIFレシーバ特性
(Ta=25C; AVDD=DVDD=2.7~3.6V; TVDD=2.7~5.5V)
Parameter
Symbol
min
typ
max
Units
Input Resistance
Zin
10
k
Input Voltage
VTH
200
mVpp
Input Hysteresis
VHY
-
50
mV
Input Sample Frequency
fs
8
-
192
kHz
Time deviation Jitter (Note 4)
-
-
100
-
ps RMS
Cycle - to - Cycle Jitter (Note 4)
-
-
50
-
ps RMS
Note 4. AVDD=DVDD=3.3V, TVDD=5.0V, fs=48kHz
[AK4118A]
MS1130-J-03 2013/09
- 8 -
DC特性
(Ta=25C; AVDD=DVDD=2.7~3.6V; TVDD=2.7~5.5V; unless otherwise specified)
Parameter
Symbol
min
typ
max
Units
Power Supply Current
Normal operation: PDN = “H” (Note 5)
Power down: PDN = “L” (Note 6)
-
-
-
-
32
10
53
100
mA
A
High-Level Input Voltage
Low-Level Input Voltage
VIH
VIL
70%DVDD
VSS2-0.3
-
-
TVDD
30%DVDD
V
V
High-Level Output Voltage (Iout=-400A)
Low-Level Output Voltage
(Except SDA pin: Iout=400A)
( SDA pin: Iout= 3mA)
VOH
VOL
VOL
DVDD-0.4
-
-
-
-
-
-
0.4
0.4
V
V
V
Input Leakage Current
Iin
-
-
10
A
Note 5. AVDD=DVDD=3.3V, TVDD=5.0V, C
L
=20pF, fs=192kHz, X'tal=24.576MHz, Clock Operation Mode 2,
OCKS1=1, OCKS0=1. AVDD=7mA (typ), DVDD=25mA (typ), TVDD=10A (typ).
TX0, TX1 pinにそれぞれFigure 22の回路を接続した場合はDVDD=36mA (typ)となります。
Note 6. RX入力はオープン、全てのディジタル入力ピンをDVDDまたはVSS2に固定した場合の値です。
[AK4118A]
MS1130-J-03 2013/09
- 9 -
スイッチング特性
(Ta=25C; DVDD=AVDD2.7~3.6V, TVDD=2.7~5.5V; C
L
=20pF)
Parameter
Symbol
min
typ
max
Units
Master Clock Timing
Crystal Resonator
Frequency
fXTAL
11.2896
24.576
MHz
External Clock
Frequency (Note 7)
Duty
fECLK
dECLK
8.192
40
50
24.576
60
MHz
%
MCKO1 Output
Frequency
Duty
fMCK1
dMCK1
4.096
40
50
24.576
60
MHz
%
MCKO2 Output
Frequency
Duty
fMCK2
dMCK2
2.048
40
50
24.576
60
MHz
%
PLL Clock Recover Frequency (RX0-7)
fpll
8
-
192
kHz
LRCK Frequency
Duty Cycle
fs
dLCK
8
45
192
55
kHz
%
Audio Interface Timing
Slave Mode
BICK Period
BICK Pulse Width Low
Pulse Width High
LRCK Edge to BICK “” (Note 8)
BICK “” to LRCK Edge (Note 8)
LRCK to SDTO (MSB)
BICK “” to SDTO
DAUX Hold Time
DAUX Setup Time
tBCK
tBCKL
tBCKH
tLRB
tBLR
tLRM
tBSD
tDXH
tDXS
80
30
30
20
20
20
20
30
30
ns
ns
ns
ns
ns
ns
ns
ns
ns
Master Mode
BICK Frequency
BICK Duty
BICK “” to LRCK
BICK “” to SDTO
DAUX Hold Time
DAUX Setup Time
fBCK
dBCK
tMBLR
tBSD
tDXH
tDXS
-20
-15
20
20
64fs
50
20
15
Hz
%
ns
ns
ns
ns
Control Interface Timing (4-wire serial mode)
CCLK Period
CCLK Pulse Width Low
Pulse Width High
CDTI Setup Time
CDTI Hold Time
CSN “H” Time
CSN “” to CCLK “”
CCLK “” to CSN “”
CDTO Delay
CSN “” to CDTO Hi-Z
tCCK
tCCKL
tCCKH
tCDS
tCDH
tCSW
tCSS
tCSH
tDCD
tCCZ
200
80
80
50
50
150
50
50
45
70
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Note 7 fECLK=8.192MHzのときは16ページのサンプリング周波数検出機能は働きません。
Note 8. この規格値はLRCKのエッジとBICKの立ち上がりエッジが重ならないように規定しています。
[AK4118A]
MS1130-J-03 2013/09
- 10 -
スイッチング特性（つづき）
(Ta=25C; DVDD=AVDD2.7~3.6V, TVDD=2.7~5.5V; C
L
=20pF)
Parameter
Symbol
min
typ
max
Units
Control Interface Timing (I
2
C Bus mode):
SCL Clock Frequency
Bus Free Time Between Transmissions
Start Condition Hold Time
(prior to first clock pulse)
Clock Low Time
Clock High Time
Setup Time for Repeated Start Condition
SDA Hold Time from SCL Falling (Note 9)
SDA Setup Time from SCL Rising
Rise Time of Both SDA and SCL Lines
Fall Time of Both SDA and SCL Lines
Setup Time for Stop Condition
Capacitive load on bus
Pulse Width of Spike Noise Suppressed by Input Filter
fSCL
tBUF
tHD:STA
tLOW
tHIGH
tSU:STA
tHD:DAT
tSU:DAT
tR
tF
tSU:STO
Cb
tSP
-
1.3
0.6
1.3
0.6
0.6
0
100
-
-
0.6
-
0
400
-
-
-
-
-
-
-
300
300
-
400
50
kHz
s
s
s
s
s
s
ns
ns
ns
s
pF
ns
Reset Timing
PDN Pulse Width
tPW
150
ns
Note 9. データは最低300ns(SCLの立ち下がり時間)の間保持されなければなりません。
Note 10. I
2
C-busはNXP B.V.の商標です。
[AK4118A]
MS1130-J-03 2013/09
- 11 -
■ タイミング波形
1/fECLK
tECLKL
VIH
tECLKH
XTI
VIL
dECLK = tECLKH x fECLK x 100
= tECLKL x fECLK x 100
1/fMCK1
50%DVDD
MCKO1
tMCKL1
tMCKH1
dMCK1 = tMCKH1 x fMCK1 x 100
= tMCKL1 x fMCK1 x 100
1/fMCK2
50%DVDD
MCKO2
tMCKL2
tMCKH2
dMCK2 = tMCKH2 x fMCK2 x 100
= tMCKL2 x fMCK2 x 100
1/fs
LRCK
VIH
VIL
tLRL
tLRH
dLCK = tLRH x fs x 100
= tLRL x fs x 100
Figure 1. クロックタイミング
tLRB
LRCK
BICK
SDTO
tBSD
tBLR
tBCKL
tBCKH
tLRM
50%DVDD
DAUX
tDXS
tDXH
VIH
VIL
VIH
VIL
VIH
VIL
tBCK
Figure 2. シリアルインタフェースタイミング (Slave Mode)
[AK4118A]
MS1130-J-03 2013/09
- 12 -
LRCK
BICK
SDTO
tBSD
tMBLR
50%DVDD
50%DVDD
50%DVDD
DAUX
tDXH
tDXS
VIH
VIL
Figure 3. シリアルインタフェースタイミング (Master Mode)
tCCKL
CSN
CCLK
tCDS
CDTI
tCDH
tCSS
C0
A4
tCCKH
CDTO
Hi-Z
R/W
C1
VIH
VIL
VIH
VIL
VIH
VIL
tCCK
Figure 4. WRITE/READコマンド入力タイミング (4-wire serial mode)
[AK4118A]
MS1130-J-03 2013/09
- 13 -
tCSW
CSN
CCLK
CDTI
D2
D0
tCSH
CDTO
Hi-Z
D1
D3
VIH
VIL
VIH
VIL
VIH
VIL
Figure 5. WRITEデータ入力タイミング (4-wire serial mode)
CSN
CCLK
tDCD
CDTO
D7
D6
CDTI
A1
A0
D5
Hi-Z
50%DVDD
VIH
VIL
VIH
VIL
VIH
VIL
Figure 6. READデータ出力タイミング1 (4-wire serial mode)
CSN
CCLK
tCCZ
CDTO
D2
D1
CDTI
D0
D3
tCSW
tCSH
50%DVDD
VIH
VIL
VIH
VIL
VIH
VIL
Figure 7. READデータ出力タイミング2 (4-wire serial mode)
[AK4118A]
MS1130-J-03 2013/09
- 14 -
tHIGH
SCL
SDA
VIH
tLOW
tBUF
tHD:STA
tR
tF
tHD:DAT
tSU:DAT
tSU:STA
Stop
Start
Start
Stop
tSU:STO
VIL
VIH
VIL
tSP
Figure 8. I
2
Cバスモードタイミング
tPW
PDN
VIL
Figure 9. パワーダウン＆リセットタイミング
[AK4118A]
MS1130-J-03 2013/09
- 15 -
動作説明
■ Non-PCM/DTS-CDデータストリーム自動検出機能
AK4118AはNon-PCMデータストリームの検出機能をもちます。Dolby “AC-3 Data Stream in IEC60958 Interface”
に準拠した32ビット ModeのNon-PCMデータプリアンブルが検出されるときAUTO bitが “1”になります。プリ
アンブルの96ビット sync codeは 0x0000, 0x0000, 0x0000, 0x0000, 0xF872 and 0x4E1Fで構成されます。次の4096
フレームでsync codeが検出されない場合、さらにsync codeが検出されるまでAUTO bitは “0”です。また、この
プリアンブルが検出された場合、sync codeに続いて2バイト(Pc, Pd)をレジスタに格納します。同様にDTS-CD
のデータプリアンブルが検出されるとDTSCD bitが “1”になります。次の4096フレームでsync codeが検出されな
い場合、さらにsync codeが検出されるまでDTSCD bitは “0”です。AK4118AはDTS-CD bitストリームの14bit Sync
Word, 16bit Sync Wordを検出しており、シリアルコントロールモードでは、DTS14 bit, DTS16 bitにより検出機
能のON/OFFが設定可能です。
■ 192kHz対応クロックリカバリ回路
内蔵する低ジッタPLLは8kHzから192kHzのロックレンジをもちます。PLLのロック時間はサンプリング周波数
(fs)及び、FAST bitの設定に依存します。(Table 1) FAST bitは低速サンプリング時に有用です。なお、パラレル
コントロールモード時は、FAST bit = “1”に固定です。シリアルコントロールモード時は、XTL1-0 bitsの設定に
より水晶発振回路のリファレンスクロックもしくはチャネルステータスのサンプリング周波数情報を用い、サ
ンプルレート(8kHz, 11.025kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz, 64kHz, 88.2kHz, 96kHz,
176.4kHz, 192kHz)を検出します。パラレルコントロールモード時は、24.576MHzの周波数を基準に検出を行い、
サンプリング周波数が64kHz以上になると、FS96 pinの出力が、“H”に、54kHz以下で “L”になります。正しい
間隔でプリアンブルを受信しないと同期外れが起こります。
FAST bit
PLL Lock Time
0
(15 ms + 384/fs)
(default)
1
(15 ms + 1/fs)
Table 1. PLL Lock Time (fs: Sampling Frequency)
■ マスタクロック出力
AK4118Aはマスタクロック出力ピンを2ピン(MCKO1 pin and MCKO2 pin)もちます。MCKO2 pinの出力は、
XMCK bitの設定により、2つのモードを選択することができます。
1) XMCK bit = “0”の場合
AK4118Aはマスタクロック出力ピンを2ピンもちます。マスタクロックソースとしてPLLでリカバリしたクロ
ックまたは外付けのX'talで発振したクロックのどちらかを選択できます(Table 2, Table 3)。マスタクロック出力
(MCKO1, MCKO2)及びX’talの周波数のfsに対する比はOCKS0/1で設定します。96kHz時は512fsが、192kHz時は
256fsと512fsが出力されません。PLLがクロックソースの場合はMCKO2はクロックを出力せず、 “L”を出力し
ます。
No.
OCKS1
OCKS0
MCKO1
MCKO2
X’tal
fs (max)
(default)
0
0
0
256fs
“L”
256fs
96 kHz
1
0
1
256fs
“L”
256fs
96 kHz
2
1
0
512fs
“L”
512fs
48 kHz
3
1
1
128fs
“L”
128fs
192 kHz
CM1-0 bit = “00”及びCM1-0 bit= “10” でUNLOCK bit = “0” の場合
Table 2. マスタクロック出力周波数選択 (Stereo mode時)
[AK4118A]
MS1130-J-03 2013/09
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X’talがクロックソースの場合はMCKO1及び MCKO2からクロックを出力できます。(Table 3)
No.
OCKS1
OCKS0
MCKO1
MCKO2
X’tal
fs (max)
(default)
0
0
0
256fs
256fs
256fs
96 kHz
1
0
1
256fs
128fs
256fs
96 kHz
2
1
0
512fs
256fs
512fs
48 kHz
3
1
1
128fs
64fs
128fs
192 kHz
CM1-0 bit = “01”, CM1-0 bit = “11” 及びCM1-0 bit= “10”でUNLOCK bit= “1”の場合
Table 3. マスタクロック出力周波数選択 (Stereo mode時)
2) XMCK bit = “1”の場合
MCKO2 pinの出力は、CM1-0 bit, OCKS1-0 bit の設定に関係なく、XTI pinから入力されたクロックを出力しま
す。その時の出力周波数はDIV bitにて設定することができます。MCKO1 pinの出力は、CM1-0 bit, OCKS1-0 bit
で設定したクロックを出力します。
XMCK bit
DIV bit
MCKO2 Clock Source
MCKO2 Frequency
1
0
X’tal
x 1
1
1
X’tal
x 1/2
Table 4. MCKO2 pin 出力周波数の設定
■ マスタクロック動作モード
オーディオ出力データとしてRXデータを選択するかDAUXデータを選択するかはCM0とCM1で設定されま
す。CM0とCM1の設定内容はピン設定とレジスタ設定で同じです。Mode 2ではPLLがUnlockになるとクロック
ソースが自動的にX'talに切り替わります。Mode 3ではクロックソースはX’talに固定ですが、チャネルステータ
ス等のRXデータはモニターできます。Mode 2/3ではPLLとX'talの周波数が重ならならないように設定すること
を推奨します。
Mode
CM1
CM0
UNLOCK
PLL
X'tal
Clock source
MCKO1
MCKO2
SDTO
(default)
0
0
0
-
ON
ON(Note)
PLL
PLL
“L”
RX
1
0
1
-
OFF
ON
X'tal
X’tal
X'tal
DAUX
2
1
0
0
ON
ON
PLL
PLL
“L”
RX
1
ON
ON
X'tal
X’tal
X'tal
DAUX
3
1
1
-
ON
ON
X'tal
X’tal
X'tal
DAUX
ON:発振 (Power-up), OFF:発振停止 (Power-Down)
Note: X’talをリファレンスクロックに使用しない場合(XTL1, XTL0 pin = “H”)はOFFです。
Mode0, Mode2においてクロックソースがPLLの場合、MCKO2は “L”固定となります。
Table 5. クロック動作モード選択
[AK4118A]
MS1130-J-03 2013/09
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■ クロックソース
AK4118AのXTI pinには、以下の方法でのクロックの供給が可能です。
1) X’tal を使う場合
XTI
XTO
AK4118A
Figure 10. X’tal Mode
Note: コンデンサの値は水晶振動子に依存します(Max.30pF)。
2) 外部クロックを使う場合
XTI
XTO
AK4118A
External Clock
Figure 11. 外部クロックモード
Note: DVDD以上のクロックは入力しないで下さい。
3) XTI/XTOを使わない場合
XTI
XTO
AK4118A
Figure 12. OFFモード
[AK4118A]
MS1130-J-03 2013/09
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■ サンプリング周波数とプリエンファシス検出
AK4118Aはサンプリング周波数検出法として2種類の方法が選択可能です。XTL1/0 pinにより、X’talの周波数
との比較で周波数を検出してコントロールレジスタのFS0/FS1/FS2/FS3 bitに出力します。比較するX’talの周波
数を以下のレジスタにより選択できます。XTL1, XTL0 pin = “H”の場合には水晶発振回路は停止し、チャネル
ステータスのサンプリング周波数情報をエンコードしてコントロールレジスタのFS0/FS1/FS2/FS3/PEM bitに
出力します。
XTL1
XTL0
X’tal Frequency
(default)
L
L
11.2896MHz
L
H
12.288MHz
H
L
24.576MHz
H
H
（チャネルステータス使用）
Table 6. リファレンス水晶周波数
Register output
fs
XTL1-0 bit = “11”以外
XTL1-0 bit = “11”
Clock comparison
(Note 11)
Consumer
mode
(Note 12)
Professional mode
(Note 13)
FS3
FS2
FS1
FS0
Byte3
Bit3,2,1,0
Byte0
Bit7,6
Byte4
Bit6,5,4,3
0
0
0
0
44.1kHz
44.1kHz 3%
0 0 0 0
0 1
0 0 0 0
0
0
0
1
Reserved
-
0 0 0 1
(Others)
0
0
1
0
48kHz
48kHz 3%
0 0 1 0
1 0
0 0 0 0
0
0
1
1
32kHz
32kHz 3%
0 0 1 1
1 1
0 0 0 0
0
1
0
0
22.05kHz
22.05kHz 3%
0 1 0 0
0 0
1 0 0 1
0
1
0
1
11.025kHz
11.025kHz 3%
0
1
1
0
24kHz
24kHz 3%
0 1 1 0
0 0
0 0 0 1
0
1
1
1
16kHz
16kHz 3%
1
0
0
0
88.2kHz
88.2kHz 3%
1 0 0 0
0 0
1 0 1 0
1
0
0
1
8kHz
8kHz 3%
1
0
1
0
96kHz
96kHz 3%
1 0 1 0
0 0
0 0 1 0
1
0
1
1
64kHz
64kHz 3%
1
1
0
0
176.4kHz
176.4kHz 3%
1 1 0 0
0 0
1 0 1 1
1
1
1
0
192kHz
192kHz 3%
1 1 1 0
0 0
0 0 1 1
Note 11. 少なくとも3%の範囲については上表の通り判別されます。中間の周波数については、近い周波数帯
のどちらかの値を示します。32kHz192kHzの範囲から大きくはずれた場合にはFS3-0 bit= “0001”にな
ります。
Note 12. 民生モードではByte3 Bit3-0はFS3-0 bitにコピーされます。
Note 13. プロフェッショナルモードではに記載されている周波数以外は、FS3-0 bit=“0001”になります。
Table 7. サンプリング周波数情報
また、プリエンファシス情報をエンコードしてコントロールレジスタのPEM bitに出力します。これらの情報
はリセット時(CS12 bit= “0”の時)チャネル1の情報をエンコードしますが、コントロールレジスタのCS12 bit=
“1”でチャネル2に切り替えることもできます。
PEM
Pre-emphasis
Byte 0, Bits 3-5
0
OFF
0X100
1
ON
0X100
Table 8. 民生モードのプリエンファシス情報
PEM
Pre-emphasis
Byte 0, Bits 2-4
0
OFF
110
1
ON
110
Table 9. プロモードのプリエンファシス情報
[AK4118A]
MS1130-J-03 2013/09
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■ ディエンファシスフィルタコントロール
IIRフィルタによる4周波数 (32kHz, 44.1kHz, 48kHz, 96kHz)対応のディエンファシスフィルタ (50/15s特性)を内
蔵しています。DEAU= “1”のとき、FS3-0 bitとプリエンファシスの情報から自動的にディエンファシスフィル
タをイネーブルします。リセット時はこのモードです。従って、パラレルコントロールモードでは、常時この
モードになっており、ディエンファシスフィルタはチャネル１のステータスビットでコントロールされます。
シリアルコントロールモード時、DEAU bit = “0”にするとDEM0/1, DFS bitでディエンファシスフィルタをコン
トロールできます。ディエンファシスOFF時は内部のディエンファシスフィルタはバイパスされ、リカバリさ
れたデータのまま出力されます。また、PEM bit = “0”時は常にバイパスされます。
PEM
FS3
FS2
FS1
FS0
Mode
1
0
0
0
0
44.1kHz
1
0
0
1
0
48kHz
1
0
0
1
1
32kHz
1
1
0
1
0
96kHz
1
(Others)
OFF
0
x
x
x
x
OFF
Table 10. ディエンファシスオートコントロール(DEAU= “1”: default)
PEM
DFS
DEM1
DEM0
Mode
1
0
0
0
44.1kHz
1
0
0
1
OFF
(default)
1
0
1
0
48kHz
1
0
1
1
32kHz
1
1
0
0
OFF
1
1
0
1
OFF
1
1
1
0
96kHz
1
1
1
1
OFF
0
x
x
x
OFF
Table 11. ディエンファシスマニュアルコントロール(DEAU= “0”)
■ リセットとパワーダウン
AK4118Aは、PDN pinによる回路全体のパワーダウンと、PWN bitによる一部パワーダウン、RSTN bitによるレ
ジスタの初期化及びタイミングのリセットが可能です。パラレルモード時はPDN pinのみ有効です。電源立ち
上げ時は必ずPDN pinに一度 “L”を入力してリセットして下さい。
PDN pin:
“L”にするとアナログ、ディジタル全ての回路はパワーダウン及びリセット状態になります。全ての
レジスタは初期化され、クロックも停止します。また、レジスタのリード／ライトはできません。
RSTN bit (アドレス00HのD0):
“0”のときPWNとRSTN以外のレジスタを初期化します。データ処理系のタイミングも初期化されま
す。 “0”の間、クロックは出力されますがSDTOは “L”です。また、PWNとRSTN以外のレジスタのラ
イトはできません。リードは可能です。
PWN bit (アドレス00HのD1):
“0”のときクロックリカバリ回路をパワーダウン・初期化します。これによってPLLからのマスタク
ロックは供給されなくなります。X’tal modeの場合にはクロックは出力されます。レジスタの値は初
期化されませんのでモード設定等は保持されます。また、レジスタへのリード／ライトは可能です。
[AK4118A]
MS1130-J-03 2013/09
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■ バイフェーズ入力
シリアルコントロールモードでは8入力(RX0-7)に対応します。リカバリする入力データはIPS2-0 bitで選択し、
各入力は不平衡モードに対応したアンプが内蔵されており、200mVppの信号も受信可能です。また、BCUV bit=
“1”にすることによりBlock start, C,U- bitを各ピンより出力することが出来ます。RX pin入力信号の状態を
RXDE7-0 bitで確認することができます。各RX pinに入力があるときRXDE bit = “1”となります。
IPS2
IPS1
IPS0
INPUT Data
0
0
0
RX0
(default)
0
0
1
RX1
0
1
0
RX2
0
1
1
RX3
1
0
0
RX4
1
0
1
RX5
1
1
0
RX6
1
1
1
RX7
Table 12. リカバリデータ選択
B
COUT (or U,V)
LRCK
(except I
2
S)
C(L0)
C(R0)
C(L1)
C(R31)
C(L31)
C(L32)
C(R191)
1/4fs
SDTO
L191
R191
L30
L31
R30
L0
R190
LRCK
(except I
2
S)
SDTO
(except I
2
S)
L30
R190
(Mono mode)
(Normal mode)
L191
R191
L0
R30
L31
LRCK
(I
2
S)
LRCK
(I
2
S)
Figure 13. B, C, U, V出力タイミング
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