ASAHI KASEI [AKD5720-A]
KM113601 2013/10
概 要
AKD5720-Aはディジタルオーディオ機器用に開発された低電圧24bit A/Dコンバータ、AK5720の評価ボード
です。アナログ信号入力用にジャックを搭載しています。 また、ディジタルインタフェースにも対応し
ており、光コネクタを介してディジタルオーディオ機器とのインタフェースが可能です。
オーダリングガイド
AKD5720-A --- AK5720評価用ボード
機 能
AK5720
PORT2
DOUT(OPT)
VA
DIT
(AK4118A)
SDTO
VD
VSS
PORT1
DOUT(DSP)
X’tal
DGNDREG AK4118a 3.3V
MCLK
BICK
LRCK
512fs
256fs
BICK
LRCK
DAUX
LIN
RIN
LIN
RIN
VSS
VA
VD
T1
(LDO 5V)
T
5
(LDO 3.3V)
T
2
(LDO 3V)
T
3
(LDO 5V)
T
4
(LDO 3V)
Figure 1.AKD5720-A Block Diagram
AK5720評価ボード Rev.1
- 1-
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ボード外略図
概略図
JP11
JP10
JP9
J2 J1J4
J6
J5 J3 J7 J8
JP6
JP14
JP12
JP1
JP2
JP7
JP8
JP13
Port1
Port2
SW1
SW3
SW2
U3
U4
U1
JP5
JP3
JP4
Figure 2. Outline Chart
説明
(1) J1,J2（Analog data ）
RCA jack. アナログ信号入力用
(2) J3,J4, J5, J6, J7,J8(Power supply)
電源用端子
(3) PORT1（10pin header）
評価用10pin header (MCLK, BICK, LRCK, SDTO, TDM)
(4) PORT2（Digital Data）
SPDIF 出力(光出力)
(5) U1(AK5720)
低電圧24bit A/Dコンバータ
(6) U2（AK4118A）
AK4118AはDITとして動作し、AK5720のディジタルデータを出力
(7) SW1(Toggle switch)
AK5720のPDNピン用SW
“H” ：AK5720のPDNがHi
“L” ：AK5720のPDNがLo
(8) SW2(Toggle switch)
AK4118AのPDNピン用SW
“H” ：AK4118AのPDNがHi
“L” ：AK4118AのPDNがLo
- 2-
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KM113601 2013/10
(9) SW3(Dip switch)
AK5720とAK4118Aの設定用SW
Table4.を参照
(10) JP1, JP2, JP3, JP4
AK5720 のオーディオインターフェースフォーマットを設定します。
(11) JP5
AK5720のDigital Filterを設定します。
(12) JP6
AK5720のInput Gainを設定します。
(13) JP7
AK4118aの設定します。
(14) JP8
AK4118aの設定します。
(15) JP9, JP10, JP11, JP12, JP13, JP14
AK5720とAK4118aの電源を設定します。
- 3-
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評価ボードマニュアル
操作手順
1) 電源の設定
2) 評価モード
(1) AK4118AのDIT機能を使用したA/D部の評価
(1-1) スレーブモード (出荷時)
(1-2) マスターモード
(1-3) PLL スレーブモード
(2) 外部クロックを使用したA/D部の評価
(2-1) スレーブモード
(2-2) マスターモード
(2-3) PLL スレーブモード
3) JPおよびSWの設定
(1) その他JPの設定
(2) SWの設定
4) 電源投入
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1) 電源の設定
JP9 (SEL_VA): レギュレータからVAに供給する電源電圧を設定します。
・JP9 5V : VAに5Vを供給する。 < 出荷時 >
3V : VAに3Vを供給する。
JP10 (SEL_VD): レギュレータからVDに供給する電源電圧を設定します。
・JP10 5V : VDに5Vを供給する。 < 出荷時 >
3V : VDに3Vを供給する。
JP11 (VD): VDラインとVAラインを共通 or 分離で設定します。
・JP11 VA : VDラインとVAラインを共通にする。 < 出荷時 >
VD : VDラインとVAラインを分離する。
OPEN : レギュレーターからVDに電源を供給しない。 < 出荷時 >
JP12 (VA): レギュレーターからVAに電源を供給します。
・JP12 OPEN : VAに電源を供給しない。 < 出荷時 >
SHORT : VAに電源を供給する。
JP13 (4118a_3.3V): レギュレーターからAK4118aに電源を供給します。
・JP13 OPEN : AK4118aに電源を供給しない。 < 出荷時 >
SHORT : AK4118aに電源を供給する。
JP14 : VSSとDGNDを接続します。
・JP14 OPEN : VSSとDGNDを分離します。
SHORT : VSSとDGNDを接続します。< 出荷時 >
(1) レギュレータからVA, VD, 4118a_3.3Vに電源を供給する場合 <出荷時>
電源の接続
名称 色 設定 詳細
VA Red Open レギュレータから供給されるので使用しません
VD Red Open レギュレータから供給されるので使用しません
VSS Black 0V AK5720用グランド
4118a_3.3V Red Open レギュレータから供給されるので使用しません
DGND Black 0V AK4118a用グランド
REG Yellow +7V レギュレーターへ供給.
Table 1 電源の接続 (レギュレータを使用する時)
JPの設定
Table 2 VA=VD=5V時のJP設定 Table 3 VA=VD=3V時のJP設定
名称 設定
JP9 5V側をショート
JP10 5V側をショート
JP11
VA側：VDラインとVAラインを共通
VD側：VDラインとVAラインを分離
JP12 ショート
JP13 ショート
名称 設定
JP9 3V側をショート
JP10 3V側をショート
JP11
VA側：VDラインとVAラインを共通
VD側：VDラインとVAラインを分離
JP12 ショート
JP13 ショート
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(2) 各電源端子から電源を供給する場合
電源の接続
名称 色 設定 詳細
VA Red +2.7～+5.5V AK5720のVAへ供給
VD Red +2.7～VA V AK5720のVDへ供給
VSS Black 0V AK5720用グランド
4118a_3.3V Red +3.3V AK4118a用の電源
DGND Black 0V AK4118a用グランド
REG Yellow Open 使用しません
Table 4 電源の接続 (レギュレータを使用しない場合)
JPの設定
Table 5 VA=VDで使用時 Table 6 VA≠VDで使用時
名称 設定
JP9 オープン
JP10 オープン
JP11 VA側ショート
JP12 ショート
JP13 オープン
名称 設定
JP9 オープン
JP10 オープン
JP11 VD側ショート
JP12 オープン
JP13 オープン
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2) 評価モード
AK4118Aを使用してAK5720を評価する場合は、必ずAK5720とAK4118Aのオーディオインタフェースフォー
マットを一致させて下さい。AK5720のオーディオインタフェースフォーマットは”Table 7” ,”Table 8”、
AK4118Aのオーディオインタフェースフォーマットは”Table 10”をそれぞれ参照して下さい。
AK4118Aはfs=32kHz以上に対応します。fs=32kHz未満で評価する場合は他のモードをお使い下さい。
詳細はAK5720のデータシートを参照して下さい。
(1) AK4118AのDIT機能を使用したA/D部の評価
(1-1) スレーブモード (出荷時)
PORT2 (TOTX) を使用します。
・PORT1: Open
・AK5720: スレーブモード
・JP1～JP4の設定 : Table 7参照
・AK4118A: マスターモード
・SW3(4118-DIF1) : “Lo”
Mode
JP1
(VA/
GND)
JP2 (CKS)
JP4
(DIF/
TDMI)
JP3
(DIF)
SDTO
Master/
Slave
MCLK BICK
DIF
L MSB
GND
1側をショート
（Short to GND）
DIF
H I
2
S
Slave
256/384fs (8kfs96k)
512/768fs (8kfs48k)
48fs or
32fs
DIF
L MSB
VA
1側をショート
（Short to VA）
DIF
H I
2
S
Master
256fs (8kfs96k)
64fs
DIF
L MSB
GND
2側をショート
（4.7kΩ±10% to GND）
DIF
H I
2
S
Master
384fs (8kfs96k)
64fs
DIF
L MSB
Norma
l
VA
2側をショート
（4.7kΩ±10% to VA）
DIF
H I
2
S
Master
512fs (8kfs48k)
64fs
GND
3側をショート
（18kΩ±10% to GND）
TDMI MSB Master
256fs (8kfs96k)
256fs
VA
3側をショート
（18kΩ±10% to VA）
TDMI MSB Slave
256fs (8kfs96k)
256fs
GND
4側をショート
（82kΩ±10% to GND）
TDMI I
2
S Master
256fs (8kfs96k)
256fs
TDM
VA
4側をショート
（82kΩ±10% to VA）
TDMI I
2
S Slave
256fs (8kfs96k)
256fs
Table 7 スレーブモード時のJP1～JP4の設定
AK5720のMCLK、BICK、LRCKをAK4118Aから供給します。PORT2はAK4118Aを介してAK5720のデ
ータを光出力します。AK5720のMCLKはJP7で512fsと256fsを選択できます。
H
L
4118
-DIF1
SW 3
AK4118a
Master/Slave Select
JP7
EXT
256fs
512fs
EXT
256fs
512fs
OR
MCLK Select
- 7-
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(1-2)マスターモード
PORT2 (TOTX) を使用します。
・PORT1: Open
・AK5720: マスターモード
・JP1～JP4の設定 :Table 8参照
・AK4118A: スレーブモード
・SW3(4118-DIF1) : “Hi”
Mode
JP1
(VA/
GND)
JP2 (CKS)
JP4
(DIF/
TDMI)
JP3
(DIF)
SDTO
Master/
Slave
MCLK BICK
DIF
L MSB
GND
1側をショート
（Short to GND）
DIF
H I
2
S
Slave
256/384fs (8kfs96k)
512/768fs (8kfs48k)
48fs or
32fs
DIF
L MSB
VA
1側をショート
（Short to VA）
DIF
H I
2
S
Master
256fs (8kfs96k)
64fs
DIF
L MSB
GND
2側をショート
（4.7kΩ±10% to GND）
DIF
H I
2
S
Master
384fs (8kfs96k)
64fs
DIF
L MSB
Norma
l
VA
2側をショート
（4.7kΩ±10% to VA）
DIF
H I
2
S
Master
512fs (8kfs48k)
64fs
GND
3側をショート
（18kΩ±10% to GND）
TDMI MSB Master
256fs (8kfs96k)
256fs
VA
3側をショート
（18kΩ±10% to VA）
TDMI MSB Slave
256fs (8kfs96k)
256fs
GND
4側をショート
（82kΩ±10% to GND）
TDMI I
2
S Master
256fs (8kfs96k)
256fs
TDM
VA
4側をショート
（82kΩ±10% to VA）
TDMI I
2
S Slave
256fs (8kfs96k)
256fs
Table 8 マスターモード時のJP1～JP4の設定
AK5720のMCLKをAK4118Aあるいは外部(EXT)より供給します。AK5720のLRCK、BICK、SDTO
はAK4118Aへ出力されます。PORT2はAK4118Aを介してAK5720のデータを光出力します。
AK5720のMCLKはJP10で512fsと256fsを選択できます。
H
L
4118
-DIF1
SW 3
AK4118a
Master/Slave Select
JP7
EXT
256fs
512fs
OR
MCLK Select
EXT
256fs
512fs
EXT
256fs
512fs
OR
GND
外 部 ク ロ ック入 力
- 8-
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(2) 外部クロックを使用したA/D部の評価
(2-1) スレーブモード
PORT1 (DSP)を使用します。
・SW2: “Lo” (AK4118Aは使用しません)
・AK5720: スレーブモード
・JP1～JP4の設定 : Table 7参照
・SW3(4118-DIF1) : “Lo”
AK5720のMCLK、BICK、LRCKをPORT1から供給します。AK5720のSTDOはPORT1から出力されま
す。
H
L
4118
-DIF1
SW3
Master/SlaveSelect
H
L
4118
-PDN
SW2
PDN of AK4118A
MCLK
PORT1
BICK
LRCK
SDTO
TDM
2
9
10
GND
GND
GND
GND
PORT1
(2-2) マスターモード
PORT1 (DSP) を使用します。
・SW2: “Lo” (AK4118Aは使用しません)
・AK5720: マスターモード
・JP1～JP4の設定 :Table 8参照
・SW3(4118-DIF1) : “Lo”
AK5720のMCLKをPORT1から供給します。AK5720のLRCK、BICK、SDTOはPORT1へ出力されます。
.
H
L
4118
-DIF1
SW3
Master/SlaveSelect
H
L
4118
-PDN
SW2
PDN of AK4118A
MCLK
PORT1
BICK
LRCK
SDTO
TDM
2
9
10
GND
GND
GND
GND
PORT1
- 9-
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3) JPおよびSWの設定
(1) その他JPの設定
JP5 (FSEL): “AK5720のDigital Filter を設定します。
・JP5 L : Sharp Roll-Off. < 出荷時 >
H : Short Delay Sharp Roll-Off.
JP6 (GSEL): “AK5720のInput Gain を設定します。
・JP6 L : 0dB. < 出荷時 >
H : +6dB.
JP8 : AK4118aのSTDO,BICK, LRCKラインのOPEN / SHORTを選択します。
・JP8 SDTO : SHORT < 出荷時 >
BICK : SHORT < 出荷時 >
LRCK : SHORT < 出荷時 >
(2) SWの設定
[SW3] (SW DIP-4): AK4118A.のモード設定
No. Name ON (“H”) OFF (“L”) 出荷時
1 4118-DIF1 OFF
2 4118-DIF0
Table 10参照
ON
3 4118-OCKS0 OFF
4 4118-OCKS1
Table 11参照
ON
Table 9 Mode setting for AK4118A
LRCK BICK
4118-
DIF1
4118-
DIF0
モード
DAUX SDTO
I/O I/O
L L
マスターモード
24bit, Left justified 24bit, Left justified H/L O
64ｆｓ
O
L H
マスターモード
24bit, I
2
S 24bit, I
2
S L/H O
64ｆｓ
O
H L
スレーブモード
24bit, Left justified 24bit, Left justified H/L I
64-128ｆｓ
I
H H
スレーブモード
24bit, I
2
S 24bit, I
2
S L/H I
64-128ｆｓ
I
Table 10 Audio I/F Format Setting for AK4118A
No. OCKS1 OCKS0
MCKO1 MCKO2 X’tal fs (max)
0 0 0 256fs 256fs 256fs 96 kHz
1 0 1 256fs 128fs 256fs 96 kHz
2 1 0 512fs 256fs 512fs 48 kHz
(出荷時)
3 1 1 128fs 64fs 128fs 192 kHz
Table 11 Master Clock setting for AK4118A
- 10-
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4) 電源投入
[SW1] (5720-PDN) :AK5720用パワーダウンスイッチです。電源投入後、必ず一度”L”にしてリセットを
行って下さい。動作中は”H”にしておきます。
[SW2] (4118a-PDN) : AK4118A用パワーダウンスイッチです。電源投入後、必ず一度”L”にして
リセットを行って下さい。動作中は”H”にしておきます。
また、使用しない場合は”L”にして下さい。
- 11-
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KM113601 2013/10
改訂履歴
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ては、本製品改善のために予告なく変更することがあります。従いまして、ご使用を検討の際に
は、本書に掲載した情報が最新のものであることを弊社営業担当、あるいは弊社特約店営業担
当にご確認ください。
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いて行って頂くとともに、当該情報の使用に起因してお客様または第三者に生じた損害に対
し、弊社はその責任を負うものではありません。
2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用
機器、各種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、生
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される用途に使用されることを意図しておらず、保証もされていません。そのため、別途弊社より
書面で許諾された場合を除き、これらの用途に本製品を使用しないでください。万が一、これら
の用途に本製品を使用された場合、弊社は、当該使用から生ずる損害等の責任を一切負うも
のではありません。
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等が侵害されることのないよう、お客様の責任において、本製品を搭載されるお客様の製品に
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いはその他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸
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の法令および規則により製造、使用、販売を禁止されている機器・システムに使用しないでくだ
さい。
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ださい。本製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用さ
れる環境関連法令を十分調査のうえ、かかる法令に適合するようにご使用ください。お客様が
かかる法令を遵守しないことにより生じた損害に関して、弊社は一切の責任を負いかねます。
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た場合はお客様にて当該損害をご負担または補償して頂きますのでご了承ください。
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じます。
Date
(yy/mm/dd)
Manual
Revision
Board
Revision
Reason Page Contents
13/06/25 KM113600 0
初版
13/10/15 KM113601 1
仕様変更
7,8
CKS設定の変更
- 12-
5
5
4
4
3
3
2
2
1
1
D D
C C
B B
A A
AGND AGND
AGND
AGND
AGND
AGND
5720-FSEL
5720-DIF / TDMI
5720-PDN
BICK
MCLK
LRCK
VD
VA
5720-GSEL
5720-CKS
SDTO
VA
Title
Size Document Number Rev
Date: Sheet of
ak5720
1
AKD5720-a
A4
1 4Tuesday, October 15, 2013
Title
Size Document Number Rev
Date: Sheet of
ak5720
1
AKD5720-a
A4
1 4Tuesday, October 15, 2013
Title
Size Document Number Rev
Date: Sheet of
ak5720
1
AKD5720-a
A4
1 4Tuesday, October 15, 2013
TP7 GSEL C7
0.1u
TP8 REGO
TP17
AGND
+
C6
10u
R1 51
TP3 LIN
R4 51
TP4 VSS
R7
OPEN
TP1 VCOM
+
C2 10u
TP16 CKS
+
C1
0.47u
TP13 DIF_TDMI
CN2
16pin_R
9
10
11
12
13
14
15
16
TP6 VD
R6
OPEN
TP15 FSEL
TP9 SDTO
+
C8
1u
TP11 MCLK
AK5720
U1
VCOM
1
RIN
2
LIN
3
VSS
4
VA
5
VD
6
GSEL
7
REGO
8
SDTO
9
LRCK
10
MCLK
11
BICK
12
PDN
13
DIF / TDMI
14
FSEL
15
CKS
16
R3 51
TP10 LRCK
TP5 VA
J1
RIN
12
3
4
5
TP14 DIF_TDMI
+
C4
10u
C5
0.1u
+
C3 10u
TP12 BICK
R2 51
J2
LIN
12
3
4
5
TP18
AGND
R5 51
TP2 RIN
CN1
16pin_L
1
2
3
4
5
6
7
8
- 13-
5
5
4
4
3
3
2
2
1
1
D D
C C
B B
A A
L
H
HL
VA
GND
H
H
L
L TDMI
DIF
AGND
AGND
AGND
AGND
AGND
AGND
5720-GSEL
VD
5720-PDN
VD
VD
VA
5720-CKS
VD
5720-DIF / TDMI
VD
5720-FSEL
5720-TDMI
Title
Size Document Number Rev
Date: Sheet of
Logic 1
AKD5720-a
A4
2 4Tuesday, October 15, 2013
Title
Size Document Number Rev
Date: Sheet of
Logic 1
AKD5720-a
A4
2 4Tuesday, October 15, 2013
Title
Size Document Number Rev
Date: Sheet of
Logic 1
AKD5720-a
A4
2 4Tuesday, October 15, 2013
R9
4.7k
SW1
5730-PDN
2
1
3
JP5
R11
82k
JP6
JP4
C10
0.1u
C9
0.1u
R13 0
JP1 JP2
JUMPER_4
D1
HSU119
KA
JP3
R8
0
U2
SN74LVC2G14
1A
1
GND
2
2Y
4
VCC
5
2A
3
1Y
6
R10
18k
R12
10k
- 14-
5
5
4
4
3
3
2
2
1
1
D D
C C
B B
A A
XTL512fs
XTL256fs
EXT
SDTO
BICK
LRCK
H
L
SDTO
LRCK
BICK
TDMI
MCLK
L H
DGND
DGND
DGND
DGND
DGND
DGND
DGND
DGND
DGND
DGND
BICK
LRCK
MCLK
SDTO
4118-OCKS0
4118_3.3V4118-DIF1
4118-DIF0
4118_3.3V
4118_3.3V
4118-OCKS1
4118_3.3V
4118-PDN
5720-TDMI
4118-OCKS1
4118-DIF0
4118-DIF1
4118-OCKS0
4118_3.3V
4118_3.3V
4118-PDN
4118_3.3V
Title
Size Document Number Rev
Date: Sheet of
DIT 1
AKD5720-a
A3
3 4Tuesday, October 15, 2013
Title
Size Document Number Rev
Date: Sheet of
DIT 1
AKD5720-a
A3
3 4Tuesday, October 15, 2013
Title
Size Document Number Rev
Date: Sheet of
DIT 1
AKD5720-a
A3
3 4Tuesday, October 15, 2013
C21
0.1u
JP7
JMP2x3
C15
10p
+
C18
10u
R14
10k
PORT1
10PIN-PORT
1
3
5
7
9 10
8
6
4
2
PORT2
TX
GND
1
VCC
2
IN
3
SW3
SW DIP-4
1
2
3
4
8
7
6
5
RP1
R-PACK4R
4
3
2
1
U3
IPS0/RX4
1
NC
2
DIF0/RX5
3
TEST2
4
DIF1/RX6
5
VSS1
6
DIF2/RX7
7
IPS1/IIC
8
P/SN
9
XTL0
10
XTL1
11
TVDD
13
NC/GP1
14
TX0/GP2
15
TX1/GP3
16
BOUT/GP4
17
COUT/GP5
18
UOUT/GP6
19
VOUT/GP7
20
DVDD
21
VSS2
22
MCKO1
23
BICK
26
MCKO2
27
DAUX
28
XTO
29
XTI
30
PDN
31
CM0/CDTO/CAD1
32
CM1/CDTI/SDA
33
OCKS1/CCLK/SCL
34
OCKS0/CSN/CAD0
35
INT0
36
AVDD
38
R
39
VCOM
40
VSS3
41
RX0
42
NC
43
RX1
44
TEST1
45
RX2
46
VSS4
47
RX3
48
VIN/GP0
12
LRCK
24
SDTO
25
INT1
37
C22
0.1u
U5
SN74LVC2G14
1A
1
GND
2
2Y
4
VCC
5
2A
3
1Y
6
C17
0.1u
C12
0.1u
D2
HSU119
KA
+
C19
10u
JP8
JMP2x3
SW2
4118-PDN
2
1
3
+
C11 10u
C14
10p
C13
0.47u
R15
10k
C20
0.1u
X1
24.576MHz
12
C16
0.1u
- 15-
5
5
4
4
3
3
2
2
1
1
D D
C C
B B
A A
DGNDVSS
5V
3V
5V
3V
VD VA
VD=VA
AK4118_3.3V
AGND
+7V
+7V
DVDD
AVDD
AVDD
AGND
AGND
AGND
AGND
DVDD
AK4118_3.3V
AGND
DGND
DGND
AGND
AGND
AGND
DGND
DGND
AGND
AGND
VA
VD
4118_3.3V
Title
Size Document Number Rev
Date: Sheet of
Power Supply 1
AKD5720-a
A4
4 4Tuesday, October 15, 2013
Title
Size Document Number Rev
Date: Sheet of
Power Supply 1
AKD5720-a
A4
4 4Tuesday, October 15, 2013
Title
Size Document Number Rev
Date: Sheet of
Power Supply 1
AKD5720-a
A4
4 4Tuesday, October 15, 2013
+
C38
10u
J5
VD
1
R17
160
+
C24
10u
C26
0.1u
+
C29
10u
+
C45
10u
C43
0.1u
J6
VSS
1
+
C34
10u
J7
AK4118a_3.3V
1
JP12
VA
R18
120
J4
VA
1
J8
DGND
1
+
C27
10u
T4
LM1117IDTX-ADJ
OUT
2
GND
1
IN
3
JP10
VD 5 / 3 V
C36
0.1u
T2
LM1117IDTX-ADJ
OUT
2
GND
1
IN
3
+
C42
10u
J3
REG
1
R19
160
JP11
VD
+
C23
47u
C39
0.1u
T1
LM1117IDTX-5.0
OUT
2
GND
1
IN
3
+
C33
47u
12
R20 8.2
C30
0.1u
+
C37
10u
+
C46
47u
12
C40
0.1u
R16
120
JP9
VA 5 / 3 V
JP14
GND
C44
0.1u
C31
0.1u
JP13
4118_3.3V
T3
LM1117IDTX-5.0
OUT
2
GND
1
IN
3
C25
0.1u
+
C41
10u
R21 8.2
+
C28
47u
12
+
C32
10u
T5
LM1117IDTX-3.3
OUT
2
GND
1
IN
3
C35
0.1u
- 16-
AKD5720-A Rev.1 パターン図 部品面シルク図（部品面透視図）
U4, C47, C48： No mount
- 17-
AKD5720-A Rev.1 パターン図 半田面シルク図（部品面透視図）
- 18-
AKD5720-A Rev.1 パターン図 部品面パターン図（部品面透視図）
- 19-
AKD5720-A Rev.1 パターン図 半田面パターン図（部品面透視図）
Jumper Line
- 20-
/