AKM AK2403 仕様

[AK2403]

018011679-J-03 2019/09

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1. 概要

AK2403はカルテシアンフィードバック線形化技術を用いた送信ICです。外部のパワーアンプ出力から

カプラーを介してAK2403にフィードバックすることにより、高線形性を実現します。カルテシアンフ

ィードバック回路はフォワードパス部とフィードバックパス部で構成されています。フォワードパス

は差動アンプ、I/Q直交変調器で構成され、フィードバックパスはアッテネータ、I/Q直交復調器、位相

シフト器、差動シングル変換アンプによって構成されています。AK2403はVCO内蔵PLL及びDACを内

蔵しているためシステムの面積を小さくすることができます。AK2403のPLLは内蔵VCO、外付けVCO

のいずれかによりLocal信号を生成することができます。又、AK2403は内蔵DACを用いて容易にDCオ

フセットキャリブレーションを行う機能を持っています。

2. 特長

● 周波数範囲：50MHz~1GHz

● 動作電圧：2.7~3.3V (チャージポンプ：2.7~5.5V)

● 温度範囲：-40~+85 ºC

● フォワードパス/フィードバックパスゲインコントロール：31dB

● フォワードパス IQ直交変調器内蔵

● フィードバックパス IQ直交復調器内蔵

● ΔΣ フラクショナル-N PLL内蔵

● 360度位相シフト器内蔵

● 安定性検出用アクティブHPF内蔵

● 12bit DAC内蔵

● 68-pin QFN (8 x 8mm, 0.4mm pitch)パッケージ

3. アプリケーション

● 狭帯域無線通信: 6.25kHz / 7.5kHz / 12.5kHz / 15kHz / 25kz / 50kHz / 100kHz / 150kHz / etc.

● 変調方式: π/4 DQPSK / QPSK / 16QAM / 64QAM

(データ変調は外部で行う必要があります。AK2403にはデータ変調機能は搭載していません。)

● アナログ/デジタル混載無線機器

● 業務用デジタル無線

● 公共/防災無線

● 船舶/移動体通信

Cartesian Feedback Loop Transmitter

AK2403

    [AK2403] 
018011679-J-03      2019/09 
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 目  次 
 
 概  要 .................................................................................................................................................. 1 
 特  長 .................................................................................................................................................. 1 
 アプリケーション ............................................................................................................................... 1 
 目  次 .................................................................................................................................................. 2 
 ブロック図と機能説明 ........................................................................................................................ 4 
1.  ブロック図 ...................................................................................................................................... 4 
2.  機能説明 .......................................................................................................................................... 4 
 ピン配置と機能説明 ............................................................................................................................ 5 
1.  ピン配置 .......................................................................................................................................... 5 
2.  機能説明 .......................................................................................................................................... 6 
3.  未使用ピンの処理 ........................................................................................................................... 8 
 絶対最大定格 ....................................................................................................................................... 9 
 推奨動作条件 ....................................................................................................................................... 9 
 電気的特性 ........................................................................................................................................ 10 
1.  デジタルDC特性 ........................................................................................................................... 10 
2.  デジタルAC特性 ........................................................................................................................... 10 
2.1.  システムリセット .................................................................................................................. 10 
2.2.  レジスタアクセス用シリアルインターフェース ................................................................... 10 
2.3. DACデータ書き込み用シリアルインターフェース ................................................................ 12 
3.  パワーアップシーケンス .............................................................................................................. 13 
4.  シンセサイザ特性 ......................................................................................................................... 15 
5.  フォワードパス特性 ..................................................................................................................... 17 
6.  フィードバックパス特性 .............................................................................................................. 18 
7. DAC+SMF特性 .............................................................................................................................. 19 
8. IDET特性 ....................................................................................................................................... 20 
9.  消費電流 ........................................................................................................................................ 20 
 機能説明 ............................................................................................................................................ 22 
1.  パワー制御 .................................................................................................................................. 22 
2. PLL ............................................................................................................................................... 23 
2.1.  シンセサイザ立ち上げシーケンス ....................................................................................... 23 
2.2.  周波数設定 ........................................................................................................................... 25 
2.3. Multiplier & R Divider ............................................................................................................ 25 
2.4. Charge Pump & Loop Filter .................................................................................................. 26 
2.5.  ファーストロックアップモード ........................................................................................... 27 
2.6. Lock Detect ........................................................................................................................... 27 
2.7. VCO ...................................................................................................................................... 28 
3. DIFFAMP ..................................................................................................................................... 29 
4. MOD ............................................................................................................................................. 31 
5. Phase Shifter ............................................................................................................................... 31 
6. DC Offset Calibration ................................................................................................................... 31 
7. IDET ............................................................................................................................................. 32 
8. Loop Switch ................................................................................................................................. 33 
 レジスタマップ ................................................................................................................................. 34 
1.  レジスタマップ ........................................................................................................................... 34 
 レジスタ説明 ..................................................................................................................................... 37 
1. <0x01~0x03>FRAC ..................................................................................................................... 37 
2. <0x04~0x06>MOD ...................................................................................................................... 37 
3. <0x07~0x08>INT ......................................................................................................................... 37 
4. <0x09>RDIV ................................................................................................................................ 37 
5. <0x0A~0x0B>CP ......................................................................................................................... 38 

    [AK2403] 
018011679-J-03      2019/09 
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6. <0x0C~0x0D>SYNTH ................................................................................................................. 39 
7. <0x0E>LOCAL............................................................................................................................. 40 
8. <0x0F>VCO ................................................................................................................................. 41 
9. <0x10>MULT ............................................................................................................................... 41 
10. <0x12>DIFAMP ......................................................................................................................... 41 
11. <0x13>MODG ............................................................................................................................ 42 
12. <0x14~0x19>DAC ..................................................................................................................... 42 
13. <0x1A>ATT ................................................................................................................................ 44 
14. <0x1B>BBAMP .......................................................................................................................... 45 
15. <0x1C>PHSFT .......................................................................................................................... 45 
16. <0x1D>FUNCTION ................................................................................................................... 46 
17. <0x1E~20>OFCAL .................................................................................................................... 47 
18. <0x21~0x22>PD ........................................................................................................................ 48 
19. <0x24>SYNTH3 ........................................................................................................................ 49 
20. <0x2F>SRST ............................................................................................................................. 49 
 外部接続回路例 ................................................................................................................................. 50 
1.  電源安定化容量 ........................................................................................................................... 50 
2. VREF1, VREF2, VREF3出力 ...................................................................................................... 51 
3. BIAS1, BIAS2出力 ....................................................................................................................... 51 
4. VCOM_FB, VCOM_FW出力 ....................................................................................................... 52 
5. TCXOIN入力 ................................................................................................................................ 52 
6. ATTVG1, ATTVG2出力 ................................................................................................................ 52 
7. SYNTH部 ..................................................................................................................................... 53 
8. RFIN入力 ..................................................................................................................................... 53 
9. ATTOUT出力 ................................................................................................................................ 53 
10. RFOUT出力 ............................................................................................................................... 54 
11. IDET ........................................................................................................................................... 54 
12. FW path ..................................................................................................................................... 55 
 LSIインターフェース回路例 ............................................................................................................. 56 
 パッケージ ........................................................................................................................................ 59 
1.  外形寸法図 .................................................................................................................................. 59 
2.  マーキング .................................................................................................................................. 59 
 改訂履歴 ............................................................................................................................................ 60 
重要な注意事項 ........................................................................................................................................ 61 
 
 
 
 
 
 

[AK2403]

018011679-J-03 2019/09

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5. ブロック図と機能説明

5.1. ブロック図

Figure 5.1 AK2403ブロック図

5.2. 機能説明

ブロック

機能

DIFFAMP

全差動アンプ

MOD

IQ直交変調器、出力レンジ31 dB、1 dBステップ制御

DC Nulling

MOD差動入力間のDC offset検出

ATT

アッテネータ、出力レンジ31 dB、1 dBステップ制御

DEMOD

I/Q直交復調器

Phase Shifter

ローカル位相シフト器、位相シフトレンジ360度、5.625度ステップ制御

BBAMP

差動シングル変換アンプ、出力レンジ11dB、1 dBステップ制御

Loop Switch

フィードバックループのON/OFF切り替えスイッチ

IDET

安定性検出回路

FBOUTI/Q

フィードバックパス出力アンプ

DAC

12bitデジタルアナログ変換器

SMF

DAC出力を平滑化するローパスフィルタ

DAC S/P IF

シリアル-パラレル・インターフェース

SYNTH

ΔΣ型 Fractional-N PLL (CLKBUF, Multiplier & R Divider, PFD, Charge

Pump, N-Divider, Lock Detect)

VCO

電圧制御発振器

[AK2403]

018011679-J-03 2019/09

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ブロック

機能

DIV_A

分周器、1, 2, 4, 8分周のいずれかを選択

DIV_B

分周器、2, 4, 8, 16分周のいずれかを選択

Digital Control

デジタル制御部

LDO

低ドロップアウトレギュレータ（デジタル部、SYNTHの一部で使用）

VIREF(SYNTH),

VIREF

シンセ部およびそれ以外のリファレンス回路

6. ピン配置と機能説明

6.1. ピン配置

Figure 6.1 AK2403ピン配置図

VSSはパッケージ裏面のTABより供給します。パッケージ裏面中央の露出パッドはVSSに接続してくだ

さい。

NCピンはVSSに接続してください。

[AK2403]

018011679-J-03 2019/09

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6.2. 機能説明

AI:アナログ入力ピン、AO:アナログ出力ピン、DI:デジタル入力ピン、DO:デジタル出力ピン

P:電源ピン、G:グラウンドピン

全てのデジタル入力ピンについてフローティングは禁止です。NCピンはVSSに接続してください。

MODIP, MODIN, MODQP, MODQNは13. 外部接続回路例13.12. FW pathの通りDIFO_IP, DIFO_IN,

DIFO_QP, DIFO_QNと接続してください。

ピン#

ピン名

Type

PD時 *1

ピン状態

機能概要

1

TEST1

DI

100 kΩ

Pull down

VSSに接続してください

2

ATTVG1

AO

Hi-Z

アッテネータACグラウンド出力端子

3

ATTVG2

AO

Hi-Z

アッテネータACグラウンド出力端子

4

TEST2

DI

100 kΩ

Pull down

VSSに接続してください

5

IDETPKDO

AO

Hi-Z

安定性検出回路整流器出力端子

6

ATTOUT

AO

Hi-Z

アッテネータ出力端子

7

DEMIN

AI

Hi-Z

復調器入力端子

8

FBVDD

P

-

フィードバックパス用アナログ電源端子

9

NC

-

VSSに接続してください

10

BIAS1

AI

Hi-Z

電流調整抵抗接続端子

11

VCOM_FB

AO

VSS

フィードバックパス用コモン電圧

12

IDETPKDI

AI

Hi-Z

安定性検出回路整流器入力端子

13

IDETAMPO

AO

Hi-Z

安定性検出回路アクティブHPF用アンプ出力端子

14

IDETAMPI

AI

Hi-Z

安定性検出回路アクティブHPF用アンプ入力端子

15

FBOUT_Q

AO

160 kΩ

Pull down

フィードバックパス Qch出力端子

16

DIFI_QN

AI

Hi-Z

全差動アンプ Qch反転入力端子

17

DIFI_QP

AI

Hi-Z

全差動アンプ Qch正転入力端子

18

DIFVG_QP

AO

136 kΩ

Pull down

全差動アンプ Qch正転入力端子側仮想グラウンド

19

DIFO_QN

AO

100 kΩ

Pull down

全差動アンプ Qch反転出力端子

20

DIFO_QP

AO

44 kΩ

Pull down

全差動アンプ Qch正転出力端子

21

DIFVG_QN

AO

52 kΩ

Pull down

全差動アンプ Qch反転入力端子側仮想グラウンド

22

MODQP

AI

-

変調器 Qch正転入力端子

23

MODQN

AI

-

変調器 Qch反転入力端子

24

VCOM_FW

AO

VSS

フォワードパス用コモン電圧

25

FWVDD

P

-

フォワードパス用アナログ電源端子

26

RFOUT

AO

Hi-Z

変調器出力端子 *2

27

VSS

G

-

グラウンド端子

28

MODIN

AI

-

変調器 Ich反転入力端子

29

MODIP

AI

-

変調器 Ich正転入力端子

30

DIFVG_IN

AO

52 kΩ

Pull down

全差動アンプ Ich反転入力端子側仮想グラウンド

31

DIFO_IP

AO

44 kΩ

Pull down

全差動アンプ Ich正転出力端子

32

DIFO_IN

AO

100 kΩ

Pull down

全差動アンプ Ich反転出力端子

[AK2403]

018011679-J-03 2019/09

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ピン#

ピン名

Type

PD時 *1

ピン状態

機能概要

33

DIFVG_IP

AO

136 kΩ

Pull down

全差動アンプ Ich正転入力端子側仮想グラウンド

34

DIFI_IP

AI

Hi-Z

全差動アンプ Ich正転入力端子

35

DIFI_IN

AI

Hi-Z

全差動アンプ Ich反転入力端子

36

FBOUT_I

AO

160 kΩ

Pull down

フィードバックパス Ich出力端子

37

LOVDD

P

-

ローカルバッファー用アナログ電源端子

38

LODVDD

P

-

ローカル分周器用アナログ電源端子

39

LO_N

AI

100 Ω

Pull up

ローカル反転入力端子

40

LO_P

AI

100 Ω

Pull up

ローカル正転入力端子

41

NC

-

VSSに接続してください

42

VREF3

AO

-

LDO基準電圧用安定化コンデンサ接続端子

43

TCXOIN

AI

27 kΩ

Pull down

リファレンスクロック入力端子

44

VREF1

AO

-

LDO基準電圧用安定化コンデンサ接続端子

45

CP

AO

Hi-Z

チャージポンプ出力端子

46

CPZ

AI

-

Loop Filter用コンデンサへの接続端子

47

SWIN

AI

-

Fast Lock用抵抗への接続端子

48

CPVDD

P

-

チャージポンプ用アナログ電源端子

49

BIAS2

AI

Hi-Z

チャージポンプ電流調整抵抗接続端子

50

SYNVDD

P

-

シンセサイザ用アナログ電源端子

51

NC

-

VSSに接続してください

52

VCOVDD

P

-

VCO用アナログ電源端子

53

VCNT

AI

Hi-Z

VCO入力端子

54

VREF2

AO

27 kΩ

Pull down

基準電圧用安定化コンデンサ接続端子

55

TX_PDN

DI

Hi-Z

ハードウェアパワーダウン端子

56

CSN

DI

Hi-Z

シリアルデータ用チップセレクト端子

57

SDATAI

DI

Hi-Z

シリアルデータ用入力端子

58

SCLK

DI

Hi-Z

シリアルデータ用クロック入力端子

59

SDATAO

DO

VSS

シリアルデータ用出力端子

60

LD

DO

VSS

ロック検出端子

61

DA_FS

DI

Hi-Z

D/Aコンバータシリアルデータ用フレームシンク入

力端子

62

DA_SCLK

DI

Hi-Z

D/Aコンバータシリアルデータ用クロック入力端子

63

DA_SDI

DI

Hi-Z

D/Aコンバータシリアルデータ入力端子

64

DVDD

P

-

デジタルインターフェース用電源端子

65

DACVDD

P

-

D/Aコンバータ用アナログ電源端子

66

NC

-

VSSに接続してください

67

RSTN

DI

Hi-Z

ハードウェアリセット端子

68

RFIN

AI

Hi-Z

アッテネータ入力端子

Notes:

*1. レジスタ制御による各ブロックのパワーダウン時を示します。

*2. オープンドレインのため、抵抗もしくはインダクタを介して電源電圧供給が必要です。

[AK2403]

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6.3. 未使用ピンの処理

使用しない入出力ピンは下記の設定を行い適切に処理して下さい。

 SYNTHを使用しない場合

*SYNTHを使用しない場合にも、SYNVDD, CPVDD, VCOVDDには電源電圧を供給してください。

 DACを使用しない場合

*DACを使用しない場合にも、DACVDDには電源電圧を供給してください。

 IDETを使用しない場合

 該当機能を使用しない場合

ピン

##

ピン名

Type

ピン処理

備考

45

CP

AO

オープン

46

CPZ

AI

オープン

ファーストロックアップ機能を使用せず

SYNTHを使用する場合は、10.2.4. Charge

Pump & Loop Filterを参照

47

SWIN

AI

オープン

ファーストロックアップ機能を使用せずに

SYNTHを使用する場合を含む

48

CPVDD

P

電源電圧供給

49

BIAS2

AI

オープン

50

SYNVDD

P

電源電圧供給

52

VCOVDD

P

電源電圧供給

53

VCNT

AI

オープン

60

LD

DO

オープン

ロック検出機能を使用しない場合を含む

ピン#

ピン名

Type

ピン処理

備考

61

DA_FS

DI

“L”固定

62

DA_SCLK

DI

“L”固定

63

DA_SDI

DI

“L”固定

65

DACVDD

P

電源電圧供給

ピン#

ピン名

Type

ピン処理

備考

5

IDETPKDO

AO

オープン

12

IDETPKDI

AI

オープン

13

IDETAMPO

AO

オープン

14

IDETAMPI

AI

オープン

15

FBOUT_Q

AO

オープン

ピン#

ピン名

Type

ピン処理

備考

16

DIFI_QN

AI

オープン

ゲイン、位相調整などで使用しない場合

17

DIFI_QP

AI

オープン

内部DACを使用する場合

34

DIFI_IP

AI

オープン

内部DACを使用する場合

35

DIFI_IN

AI

オープン

ゲイン、位相調整などで使用しない場合

36

FBOUT_I

AO

オープン

ゲイン、位相調整などで使用しない場合

[AK2403]

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7. 絶対最大定格

Parameter

Symbol

Min.

Max.

Unit

Description

電源電圧範

囲

SYNVDD pin

LOVDD pin

LODVDD pin

VCOVDD pin

DACVDD pin

AVDD1

-0.3

5.5

V

FBVDD pin

FWVDD pin

AVDD2

-0.3

3.6

CPVDD pin

CPVDD

-0.3

6.5

DVDD pin

DVDD

-0.3

6.5

グラウンドレベル

VSS

0

V

アナログ入力印可電圧

V

AIN

-0.3

AVDD1+0.3

AVDD2+0.3

CPVDD+0.3

V

*3

デジタル入力印可電圧

V

DIN

-0.3

DVDD+0.3

V

入力印可電流

(電源ピンを除く)

I

IN

-10

+10

mA

最大RFIN入力レベル

RFPOW

+13

dBm

RFIN pin

最大LO入力レベル

LOPOW

+10

dBm

LO_P, LO_N

pins

保存温度

T

stg

-55

125

ºC

電源電圧は全てVSS pinに対する値です。この値を超えた条件で使用した場合、デバイスを破壊するこ

とがあります。又、通常の動作は保障されません。

Note:

*3 MODIP, MODIN, MODQP, MODQNは除く。MODIP, MODIN, MODQP, MODQN pinsは推奨外部接

続例の通りDIFO_IP, DIFO_IN, DIFO_QP, DIFO_QN pinsと接続してください。

・注意：実際の熱抵抗は本ICが実装される基板のレイアウトやその熱の逃がし方に大きく依存しますの

で、システムの熱設計を慎重に行い、ICのジャンクション温度が125 ºCを超えない事をお確かめの上ご

使用下さい。

8. 推奨動作条件

Parameter

Symbol

Min.

Typ.

Max.

Unit

Description

動作温度

Ta

-40

85

ºC

動作電源電圧

AVDD1

AVDD2

2.7

3.0

3.3

V

CPVDD

AVDD1,2

5.5

DVDD

1.7

1.8

1.9

AVDD1,2

3.0

3.3

・注意：本データシートに記載されている条件以外のご使用に関しては当社では責任を負いません

[AK2403]

018011679-J-03 2019/09

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9. 電気的特性

9.1. デジタルDC特性

Parameter

Symbol

Min.

Typ.

Max.

Unit

Description

高レベル入力電圧

V

IH

0.8DVDD

V

*4

低レベル入力電圧

V

IL

0.2DVDD

V

*4

高レベル入力電流

I

IH

10

μA

V

IH

=DVDD

*4

I

IH2

9

33

66

μA

V

IH

=FBVDD

*5

低レベル入力電流

I

IL

-10

μA

V

IL

=0V

*4, *5

高レベル出力電圧

V

OH

DVDD-0.4

DVDD

V

IOH=+0.2mA

*6

低レベル出力電圧

V

OL

0.0

0.4

V

IOL=-0.4mA

*6

Notes:

*4. 対象となるピンはRSTN, CSN, SDATAI, SCLK, DA_SCLK, DA_SDI, DA_FS, TX_PDNです。

*5. 対象となるピンはTEST1, TEST2です。

*6. 対象となるピンはSDATAO, LDです。

9.2. デジタルAC特性

9.2.1. システムリセット

■ ハードウェアリセット

Parameter

Symbol

Condition

Min.

Typ.

Max.

Unit

ハードウェアリセット

信号入力幅

t

RSTN

RSTN pin

1

μs

RSTN

V

IH

V

IL

t

RSTN

Reset operation

Figure 9.1 リセット動作タイミング

RSTN pinに1μs以上の“L”を入力すると、ハードウェアリセットが実行されます。ハードウェアリセット

では、すべての内部状態が初期化されます。そのためハードウェアリセット実施後は、すべての動作設

定を行う必要があります。

確実にハードウェアリセット動作を行う為に、リセット区間中、及びリセット解除のタイミングでは

SCLK, SDATAIN, CSN pins入力を“L”または“H”に固定してください。

（推奨設定）SCLK pin: “L”, SDATAIN pin: “L”, CSN pin: “H”

■ ソフトウェアリセット

<Address0x2F>SRST[7:0] bits = “1010 1010”を書き込むと、ソフトウェアリセットが実行されます。

ソフトウェアリセットではすべての内部状態が初期化されます。そのため、リセット実施後は最初から

すべての動作設定を行う必要があります。このレジスタは、ソフトウェアリセット完了後に自動で

“0000 0000”となります。

9.2.2. レジスタアクセス用シリアルインターフェース

AK2403は、CSN, SCLK, SDATAI, SDATAO pinsのシリアルインターフェースにより、レジスタデータ

の書き込み、読み出しを行ないます。SDATAI pinから入力されるシリアルデータは、Read/Write識別ビ

[AK2403]

018011679-J-03 2019/09

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ットとレジスタアドレス7-bit(MSBファースト, A6～A0)、レジスタデータ8-bit(MSBファースト, D7~D0）

の16bitで構成されます。

■ 書き込み (WRITE命令)

Figure 9.2 レジスタ書き込みタイミング

■ 読み出し (READ命令)

Figure 9.3 レジスタ読み出しタイミング

R/W ：レジスタへのアクセスが書き込みか、読み出しかをこのビットで識別します。

このビットが”0”の場合には書き込み、“1”の場合には読み出しとなります。

A6～A0 ：アクセスしようとしているレジスタのアドレスを表します。

D7～D0 ：レジスタへの書き込みデータ、および読み出しデータです。

(1) CSN pin(チップセレクト)は、レジスタにアクセスしない時は通常“H“に設定します。CSN pin

を“L”に設定すると、シリアルインターフェースがアクティブとなります。

(2) 書き込み時は、CSN pinが“L”区間で、SCLK pinの16サイクルのクロックの立ち上がりに同期し

て、SDATAI pinよりアドレス、データの順に取り込みます。入力データの確定は、16個目のク

ロックの立ち上がりで行われます。データ書き込み毎にCSN pinは一度“H”に設定してくださ

い。（クロックのカウントが16より手前でCSN pinが“H”になった場合には、その入力データは

無効になりますのでご注意ください。）

(3) 読み出しでは、CSN pinが“L”区間で、SCLKの前半8クロックの立ち上がりに同期してSDATAI

pinより識別ビット、アドレスを取り込み、後半の8クロックの立ち下がりに同期して指定した

アドレスのデータが、SDATAO pinより出力されます。連続での読み出しはデータが保証され

ませんので、データ読み出し毎にCSN pinを“H”に設定してください。

[AK2403]

018011679-J-03 2019/09

- 12 -

DVDD = 1.7~1.9V

Parameter

Symbol

Min.

Typ.

Max.

Unit

Condition

CSN setup time

t

CSS

50

ns

SDATAIN setup time

t

DS

25

ns

SDATAIN hold time

t

DH

25

ns

SCLK high time

t

WH

50

ns

SCLK low time

t

WL

50

ns

CSN low hold time

t

CSLH

25

ns

CSN high hold time

t

CSHH

50

ns

SCLK to SDATA

output delay time

t

DD

45

ns

20pF負荷

DVDD = 2.7~3.3V

Parameter

Symbol

Min.

Typ.

Max.

Unit

Condition

CSN setup time

t

CSS

40

ns

SDATAIN setup time

t

DS

20

ns

SDATAIN hold time

t

DH

20

ns

SCLK high time

t

WH

40

ns

SCLK low time

t

WL

40

ns

CSN low hold time

t

CSLH

20

ns

CSN high hold time

t

CSHH

40

ns

SCLK to SDATA

output delay time

t

DD

30

ns

20pF負荷

* デジタル入力のタイミングは立ち上がり/立ち下がり信号の0.5 x VDDの値を基準とします。また、

デジタル出力のタイミングは立ち上がり/立ち下がり信号の0.5 x VDDの値を基準に測定されます。

9.2.3. DACデータ書き込み用シリアルインターフェース

D/Aコンバータインターフェースは内部にシフトレジスタを備えており、DA_SCLK pinの立ち上がりク

ロックに同期してDA_SDI pinよりI channel dataとQ channel dataを各々16bit取り込みます(MSBファ

ースト)。そしてDA_FS pinの立ち上がりのタイミングで、パラレルに変換されたデータがD/Aコンバー

タ本体に取り込まれます。D/Aコンバータは12bitの構成でI/Q channel dataの下位4bitは無効となりま

す。最大動作周波数は1MHzです。データの入力形式は2の補数です。DA_FS pinの立ち上がりエッジ

から、次の立ち上がりエッジまでに、以下のタイミングチャートに従い32サイクル以上のクロックを

入力してください。

Figure 9.4 DACデータ書き込み用シリアルインターフェースタイミング

AK2403はDA_FS, DA_SCLK, DA_SDI pinsのシリアルインターフェースにより、D/Aコンバータへのデ

ータ書き込みを行います。

[AK2403]

018011679-J-03 2019/09

- 13 -

Parameter

Symbol

Min.

Typ.

Max.

Unit

Condition

DAC_FS

t

DACFS

1

μs

DA_FS High Pulse Width

t

FSHW

15

ns

DA_SCLK High Pulse Width

t

HI

15

ns

DA_SCLK Low Pulse Width

t

LO

15

ns

DA_SDI Setup Time

t

DS

7.5

ns

DA_SDI Hold Time

t

DH

7.5

ns

DA_SCLK Low Hold Time

t

SCLH

15

ns

DA_SCLK Setup Time

t

SCS

15

ns

9.3. パワーアップシーケンス

Figure 9.5 AK2403パワーアップシーケンス

(1) RSTN , TX_PDN pinsを“L”に設定し、電源を立ち上げます。SYNVDD, FBVDD電源の立ち上げは同

時、もしくはFBVDD, SYNVDDの順に立ち上げをおこなってください。

(2) SYNVDD電源の立ち上げと同時に内部LDOが立ち上がります。LDO立ち上がり時に、内部レジスタ

が不安定になることを避けるため、LDO立ち上がり後1μs以上RSTN pin を“L”に設定してレジスタ

初期値を確定させてください。

(3) RSTN pinを“H”に設定し、レジスタ書き込みをおこないます。レジスタ書き込みは、RSTN pinを

“H”に設定してハードウェアリセットを解除した後1μs以上経過した後でおこなってください。

(4) <Address 0x21, 0x22>で使用するブロックのパワー制御レジスタに“1”を書き込みます。内部のVCO

を使わない場合(<Address 0x0E>MODE[1:0] bits = “10” or “11”)

でも<Address 0x21>PD_SYNTH_N bit = “1”を設定して下さい。CLKBUF, VCO, SYNTH, VIREF部

以外のブロックのパワーダウン解除はTX_PDN pinと<Address 0x21, 0x22>の組み合わせによりお

こなわれるため、この時点ではSYNTHとVIREF部以外のブロックはパワーオンしません(詳細は

10.1. パワー制御を参照ください)。

(5) 内蔵PLLを用いる場合 (<Address 0x0E>MODE[1:0] bits = “00 or 10”)、PLLレジスタ<Address

0x09, 0x0A, 0x0B, 0x0C, 0x0D, 0x0E, 0x0F, 0x10, 0x24>を設定した後、周波数レジスタ(<Address

0x01, 0x02, 0x03, 0x04, 0x05, 0x06, 0x07, 0x08>)を設定します。周波数レジスタ<Address 0x08>

[AK2403]

018011679-J-03 2019/09

- 14 -

はレジスタ<Address 0x0E>MODE[1:0] bits又は<Address 0x0F>VCO[1:0] bitsを設定後500μs以上経

過してから設定してください。周波数レジスタ<Address 0x01~0x07>への書き込みは<Address

0x08>の書き込み時に有効になります。PLLのロック時間2ms (外部推奨回路接続、ファーストロッ

クアップ使用時)は<Address 0x08>の書き込み時からの時間になります。周波数の変更に伴い使用

する内蔵VCOが切り替わる場合(内部VCOは3種類あります)、<Address 0x0F>VCO[1:0] bitsの設定

をおこなってから500μs以上経過後に再度<Address 0x01~08>周波数レジスタの設定をおこなって

ください (詳細は10.2.2. 周波数設定を参照してください)。

内蔵PLLを用いない場合 (外部で生成したローカル信号をAK2403に入力する場合)、DIV_Bの分周数

を<Address 0x0E>DIVB[1:0] bitsで設定してください。

(6) その他、ゲインなどのレジスタ設定を行います。<Address 0x1C>PHSFTOF[1:0]を上記設定周波数

に応じて設定してください。TX_PDN pinを“H”に切り替り変える前に<Address 0x12>DIF_LIM bitに

“1”を設定してください。

(7) TX_PDN pinを“H”に設定します。PD_SYNTH_N, PD_CLKBUF_N, PD_REF_N bits以外の<Address

0x21, 0x22>のレジスタ値に応じて各ブロックのパワー制御がおこなわれます (詳細は10.1. パワー

制御を参照してください)。TX_PDN pinを“L”から“H”に切り替えるタイミングは必ず(4)の手順

PD_REF_N bit = “1”でリファレンス部のパワーダウン解除をおこない3ms後にリファレンス部が安

定動作になった状態で実施してください。TX_PDN pinを“H”に切り替えた後、200μs以上経過後に

各ブロックは安定動作状態となります。外部DAC使用時は、外部DACを立ち上げた後、TX_PDN

pinを“L”から“H”にしてください。

*上記パワーアップシーケンス中の立ち上がりおよび待機時間は外部推奨回路接続時における所要時間

です。

[AK2403]

018011679-J-03 2019/09

- 15 -

9.4. シンセサイザ特性

特記なき場合、推奨動作条件に指定された動作温度、動作電圧範囲内にて適用されます。

Parameter

Min.

Typ.

Max.

Unit

Description

RF Local特性

Operating Frequency Range

with Internal VCO

<Address 0x0E>MODE[1:0] = “00”

*7

50

59.375

MHz

VCO[1:0] bits = “01”

DIVA[1:0] bits = “11”

DIVB[1:0] bits = “01”

59.375

80

VCO[1:0] bits = “10”

DIVA[1:0] bits = “11”

DIVB[1:0] bits = “01”

80

100

VCO[1:0] bits = “00”

DIVA[1:0] bits = “11”

DIVB[1:0] bits = “00”

100

118.75

VCO[1:0] bits = “01”

DIVA[1:0] bits = “11”

DIVB[1:0] bits = “00”

118.75

160

VCO[1:0] bits = “10”

DIVA[1:0] bits = “11”

DIVB[1:0] bits = “00”

160

200

VCO[1:0] bits = “00”

DIVA[1:0] bits = “10”

DIVB[1:0] bits = “00”

200

237.5

VCO[1:0] bits = “01”

DIVA[1:0] bits = “10”

DIVB[1:0] bits = “00”

237.5

320

VCO[1:0] bits = “10”

DIVA[1:0] bits = “10”

DIVB[1:0] bits = “00”

320

400

VCO[1:0] bits = “00”

DIVA[1:0] bits = “01”

DIVB[1:0] bits = “00”

400

475

VCO[1:0] bits = “01”

DIVA[1:0] bits = “01”

DIVB[1:0] bits = “00”

475

640

VCO[1:0] bits = “10”

DIVA[1:0] bits = “01”

DIVB[1:0] bits = “00”

640

800

VCO[1:0] bits = “00”

DIVA[1:0] bits = “00”

DIVB[1:0] bits = “00”

800

950

VCO[1:0] bits = “01”

DIVA[1:0] bits = “00”,

DIVB[1:0] bits = “00”

950

1000

VCO[1:0] bits = “10”

DIVA[1:0] bits = “00”

DIVB[1:0] bits = “00”

Input Frequency Range for

External VCO

<Address 0x0E>MODE[1:0] = “10”

400

2000

MHz

<Address 0x0C>LFMODE

= “0”

400

1900

<Address 0x0C>LFMODE

= “1”

Input Frequency Range for

External LO

<Address 0x0E>MODE[1:0] = “11”

200

2000

MHz

Input Level

-5

5

dBm

LO_P, LO_N pins

TCXOIN特性

Input Level

0.4

2.0

Vpp

TCXOIN pin

Operating Frequency Range

10

18.432

or

19.2

40

MHz

[AK2403]

018011679-J-03 2019/09

- 16 -

Parameter

Min.

Typ.

Max.

Unit

Description

Multiplier特性

Output Frequency

250

300

MHz

PFD特性

Phase Detect Frequency

(F

pfd

: Figure 10.3参照)

1.2

40

MHz

*8

Charge Pump特性

CP Current Adjust

22

27

33

kΩ

BIAS2 pin外部接続抵抗

Minimum CP Current

75

μA

Maximum CP Current

2400

μA

Icp TRI-STATE

Leak Current

1

nA

0.6≤Vcp≤CPVDD-0.7

(Vcp:CP pin電圧)

Internal VCO特性

Operating Frequency Range

1280

1600

MHz

VCO[1:0] bits = “00”

1600

1900

VCO[1:0] bits = “01”

1900

2560

VCO[1:0] bits = “10”

KVCO

Fvco*0.01

MHz/V

VCO[1:0] bits = “00” or

"01”, Fvco:VCO発振周波数

[MHz]

Fvco*0.02

VCO[1:0] bits = “10”,

Fvco:VCO発振周波数[MHz]

Phase noise

@1.6GHz

10kHz offset

-91.7

dBc/Hz

VCO[1:0] bits = “00”

設計保証

20kHz offset

-97.7

100kHz offset

-114.5

1MHz offset

-134.5

Phase noise

@1.74GHz

10kHz offset

-91.7

dBc/Hz

VCO[1:0] bits = “01”

設計保証

20kHz offset

-97.7

100kHz offset

-116.5

1MHz offset

-137.5

Phase noise

@1.9GHz

10kHz offset

-91.7

dBc/Hz

VCO[1:0] bits = “01”

設計保証

20kHz offset

-97.7

100kHz offset

-114.5

1MHz offset

-134.5

Phase noise

@2.56GHz

10kHz offset

-79

dBc/Hz

VCO[1:0] bits = “10”

設計保証

20kHz offset

-85

100kHz offset

-104

1MHz offset

-125

Notes:

*7 備考の設定以外の組み合わせは使用しないでください。

*8 内部 VCO の発振周波数が 1280~1400MHz の範囲で PLL をロックするためには、位相比較周波

数を 36.57(=1280/35)MHz 以下にする必要があります。

[AK2403]

018011679-J-03 2019/09

- 17 -

9.5. フォワードパス特性

特記なき場合、推奨動作条件に指定された動作温度、動作電圧範囲内及び推奨外部回路接続時にて適

用されます。

REF周波数：18.432MHz

<Address0x09> R[7:0] bits = “0000 0001”, <Address0x10> MULT[4:0] bits = “0 0001”

LO周波数：400MHz (内部VCOモード)

<Address0x0F>VCO[1:0] bits = “01”, <Address0x0E>MODE[1:0] bits = “00”,

<Address0x0E>DIVA[1:0] bits = “01”, <Address0x0E> DIVB[1:0] bits = “00”

Gain 設定：DIFFAMPゲイン 40dB, MODゲイン -2dB

<Address0x12>DIFAMPG[1:0] bits = “00” , <Address0x13>MODG[4:0] = “0 0010”

25kHzループフィルタ推奨外部素子接続時 (外部接続回路例 13.12. FW path参照)

DIFFAMP出力：「外部接続回路例」13.12. FW path Voutノード

MOD入力：「外部接続回路例」13.12. FW path Vinノード

Parameter

Min.

Typ.

Max.

Unit

Description

DIFFAMP 特性

Gain

1kHz offset

40

dB

DIFAMPG[1:0] bits = “00”

34

DIFAMPG[1:0] bits = “01”

0

DIFAMPG[1:0] bits = “10”

1MHz offset

-7

DIFAMPG[1:0] bits = “00”

-7

DIFAMPG[1:0] bits = “01”

-15

DIFAMPG[1:0] bits = “10”

10MHz offset

-25

Output Delay

10kHz offset

13

μs

DIFAMPG[1:0] = “00”、

設計保証

9

DIFAMPG[1:0] = “01”、

設計保証

5

DIFAMPG[1:0] = “10”、

設計保証

OIP3

40

dBm

2 tones by 7kHz and 9kHz

input signal

Gain Switching Time

100

μs

From the rising edge of

CSN、設計保証

Input Resistance

0.8

1

kΩ

DIFI_IP, DIFI_QP pins

External Feedback Resistance

*9

10

200

kΩ

DIFAMPG[1:0] bits = “11”

MOD特性

Operating Frequency Range

50

1000

MHz

Output Power

-5

0

5

dBm

0.4Vop differential input at

IQ

Gain Control Range

26

31

dB

Gain Control Step Size

0

1

dB

単調性保証

Output Return Loss

-15

dB

RFOUT pin、50 ohm出

力、設計保証

Output P1dB

4

10

dBm

設計保証

OIP3

14

20

dBm

2 tones by 7kHz and 9kHz

input signal

Wideband

Noise

@ 112.5kHz

-129

dBc/Hz

PLLループフィルタ推奨外

部素子接続13.7. SYNTH部

参照

水晶発振器使用時

設計保証

@ 262.5kHz

-136

@ 512.5kHz

-143

@ 5012.5kHz

-151

Gain Switching Time

10

μs

From the rising edge of

CSN、設計保証

[AK2403]

018011679-J-03 2019/09

- 18 -

Parameter

Min.

Typ.

Max.

Unit

Description

Image Suppression

20

dB

Note:

*9. 外付け抵抗の値によりゲイン変更可能です。DIFAMPG[1:0] bits = “11”以外の時は外付け抵抗使

用禁止です。詳細は10.3. DIFFAMPの章をご参照ください。

9.6. フィードバックパス特性

特記なき場合、推奨動作条件に指定された動作温度、動作電圧範囲内及び推奨外部回路接続時にて適

用されます。

RF周波数：400.009 MHz

RF入力パワー：-23dBm

REF周波数：18.432MHz

<Address0x09> R[7:0] bits = “0000 0001”, <Address0x10> MULT[4:0] bits = “0 0001”

LO周波数：400MHz (内部VCOモード)

<Address0x0F>VCO[1:0] bits = “01”, <Address0x0E>MODE[1:0] bits = “00”,

<Address0x0E>DIVA[1:0] bits = “01”, <Address0x0E> DIVB[1:0] bits = “00”

Gain 設定：ATT 0dB, BBAMP 0dB

<Address0x1A>ATT[4:0] bits = “1 1111”, <Address0x1B>BBAMPG[3:0] bits = “0011”

Phase Shifter設定：Phase Shift 0deg (<Address 0x1C>PHSFT[5:0] bits = “00 0000”)

動作周波数設定 250MHz ~ 500MHz (<Address 0x1C>PHSFTOF[1:0] bits = “01”)

Parameter

Min.

Typ.

Max.

Unit

Description

ATT+DEMOD+BBAMP特性

Operating Frequency Range

50

1000

MHz

Voltage Gain

18

23

26

dB

Gain Variation with Temp.

±1

dB

25度からの変化（設計保

証）

ATT Gain Control Range

27

31

dB

ATT Gain Control Step Size

0

1

2

dB

単調性保証

BB AMP Gain Control Range

10

11

dB

BB AMP Gain Control Step Size

0

1

2

dB

単調性保証

Input Return Loss

-15

dB

RFIN pin, 50 Ω入力、

設計保証

Input P1dB

-12

dBm

IIP2

37

dBm

2 tones by 7kHz and 9 kHz

Output Signal

IIP3

16

dBm

NF

17

dB

100kHz to 5 MHz Offset、

設計保証

Image Rejection

30

dB

Gain Switching Time

10

μs

From the rising edge of

CSN、設計保証

Phase Shifter特性

Phase Shift Range

354.375

deg

Phase Shift Step Size

0

5.625

20

deg

単調性保証

Phase Switching Time

10

μs

From the rising edge of

CSN、設計保証

Loop Switch特性

Open Loop Isolation

50

dB

DC~100kHz

DIFAMPG[1:0] bits = “10”

Loop Switching Time

100

μs

From the rising edge of

CSN、設計保証

FBOUTI, Q特性

Voltage Gain

-1

0

1

dB

[AK2403]

018011679-J-03 2019/09

- 19 -

Parameter

Min.

Typ.

Max.

Unit

Description

DC Output

Range

Min

FBVDD/2

-0.5

V

Max

FBVDD/2

+0.5

Output Load Resistance

100

kΩ

Output Load Capacitance

50

pF

9.7. DAC+SMF特性

特記なき場合、推奨動作条件に指定された動作温度、動作電圧範囲内にて適用されます。

IF周波数：9kHz (サンプリング周波数 144 kHz)

Signal Level = -10dBFS

Gain設定： 2 dB

<Address0x14>SMFQG[3:0] bits = “1010”, <Address0x15>SMFIG[3:0] bits = “1010” (2 dB Setting),

<Address0x16>DACFGQ[3:0] bits = “0000”, <Address0x17>DACFGI [3:0] bits = “0000” (0 dB Setting)

Fc設定：<Address0x14>SMFQFC[1:0] bits = “00”, <Address0x15>SMFIFC[1:0] bits = “00”

Parameter

Min.

Typ.

Max.

Unit

Description

Resolution

12

Bit

Sampling Frequency

1

MHz

Data Output Delay time

29

μs

From the rising edge of

DA_FS, DA_SDI:000->7FF

(±5%収束)、設計保証

Output Level

0.96

1.08

1.21

Vpp

SMF出力、SMF GAIN =

Max Setting

Cut-off Frequency

15

22.5

kHz

SMFIFC[1:0] bits = “00”

SMFQFC[1:0] bits = “00”

30

45

SMFIFC[1:0] bits = “01”

SMFQFC[1:0] bits = “01”

60

90

SMFIFC[1:0] bits = “10”

SMFQFC[1:0] bits = “10”

90

135

SMFIFC[1:0] bits = “11”

SMFQFC[1:0] bits = “11”

Gain Range

Coarse Adjust

14

15

16

dB

Fine Adjust

1.1

1.5

1.9

Gain Step

Coarse Adjust

0

1

dB

単調性保証

Fine Adjust

0

0.1

Gain Switching Time

10

μs

設計保証

ACLR

@25 kHz

-70

dBc

π/4 – DQPSK TETRA 変調

波、RRCフィルタ使用。

サンプリング周波数144 KHz

設計保証

@50 kHz

-80

@75 kHz

-80

Wideband

Noise

@112.5kHz

-88

dBc

π/4 – DQPSK TETRA 変調

波、RRCフィルタ使用。

サンプリング周波数144 KHz

設計保証

@262.5kHz

-93

@512.5kHz

-98

@5012.5kHz

-101

[AK2403]

018011679-J-03 2019/09

- 20 -

9.8. IDET特性

特記なき場合、推奨動作条件に指定された動作温度、動作電圧範囲内にて適用されます。

Passband = 40kHz推奨外部回路接続時(13.11. IDET参照)

Parameter

Min.

Typ.

Max.

Unit

Description

1

st

Stage Gain

Input: Vi1, Output: Vo1

(13.11. IDET参照)

20 kHz

-20

dB

40 kHz

0

1 MHz

0

2 MHz

0

2

nd

Stage Gain

Input: Vo1, Output: Vo2

(13.11. IDET参照)

6

dB

IDETG[1:0] bits = “00”

12

IDETG[1:0] bits = “01”

18

IDETG[1:0] bits = “10”

24

IDETG[1:0] bits = “11”

IDETPKDO Rising Time

100

μs

Input Frequency = 1 MHz,

Input Amplitude = 0.5Vop,

Output Load = 470kΩ//47nF

Output Voltage

FBVDD/2

V

without input

Max Output Voltage

FBVDD

V

Output Load

10kΩ//

22nF

470kΩ//

47nF

9.9. 消費電流

特記なき場合、推奨動作条件に指定された動作温度、動作電圧範囲内及び推奨外部回路接続時にて適

用されます。

REF周波数：18.432 MHz

<Address0x09> R[7:0] bits = “0000 0001”, <Address0x10> MULT[4:0] bits = “0 0001”

LO周波数：400MHz

<Address0x0F>VCO[1:0] bits = “01”,

<Address0x0E>DIVA[1:0] bits = “01”, <Address0x0E> DIVB[1:0] bits = “00”

IF周波数：9kHz (サンプリング周波数 144 kHz), Signal Level = -10dBFS

Gain設定：DIFAMP gain 40dB

<Address0x12>DIFAMPG[1:0] bits = “00”

MOD gain -2dB

<Address0x13>MODG[4:0] bits = “0 0010”

ATT gain 0dB

<Address0x1A>ATT[4:0] bits = “1 1111”

BBAMP gain 0dB

<Address0x1B>BBAMPG[3:0] bits = “0011”

DAC gain 2dB

<Address0x14>SMFQG[3:0] bits = “1010”, <Address0x15>SMFIG[3:0] bits = “1010”

<Address0x16>DACFGQ[3:0] bits = “0000”, <Address0x17>DACFGI[3:0] bits = “0000”

Phase Shifter設定：Phase Shift 0deg (<Address 0x1C>PHSFT[5:0] bits = “00 0000”)

動作周波数範囲設定： 250MHz ~ 500MHz (<Address 0x1C>PHSFTOF[1:0] bits = “01”)

推奨外部回路接続時

Parameter

Min.

Typ.

Max.

Unit

パワーアップブロック

*10

Power Down時

1.4

mA

[11]LDO

フィードバックループ動作時

内蔵VCO使用時

SYNTH（<Address

0x0C>LFMODE = 0）

<Address 0x0E>MODE[1:0]

bits = “00”

280

mA

[1]DAC, [2]DIFFAMP,

[3]MOD, [4]FB,

[7]CLKBUF, [8]SYNTH,

[9]VCO, [10]VIREF,

[11]LDO

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AKM AK2403 仕様

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