AKM AK4528VM 仕様

[AK4528]

MS0011-J-03 2013/03

- 1 -

概要

AK4528は96kHzレコーディングシステム向けの高性能24bit CODECです。ADCにはワイドダイナミッ

クレンジを実現するエンハンスト・デュアルビット方式を採用、DACには新開発のアドバンスト・マル

チビット方式を採用、従来のシングルビット方式の優れた低歪み特性に加えて、さらに広いダイナミッ

クレンジを実現しています。内蔵のポストフィルタにはスイッチトキャパシタフィルタ(SCF)が採用さ

れ、クロックジッタによる精度の劣化を改善します。

特長

• 24bit 2ch ADC

- 64x Oversampling

- Full differential Inputs

- S/(N+D): 94dB

- Dynamic Range, S/N: 108dB

- Digital HPF for offset cancellation

- I/F format: MSB justified or I

2

S

• 24bit 2ch DAC

- 128x Oversampling

- 24bit 8 times Digital Filter

Ripple: ±0.005dB, Attenuation: 75dB

- SCF

- Differential Outputs

- S/(N+D): 94dB

- Dynamic Range, S/N: 110dB

- De-emphasis for 32kHz, 44.1kHz, 48kHz sampling

- Output DATT with –72dB ATT

- Soft Mute

- I/F format: MSB justified, LSB justified or I

2

S

• High Jitter Tolerance

• 3-wire Serial Interface for Volume Control

• Master Clock

- 256fs/384fs/512fs/768fs/1024fs

• 5V operation

• 3V Power Supply Pin for 3V I/F

• Small 28pin SSOP package

High Performance 24Bit 96kHz Audio CODEC

AK4528

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 Block Diagram

A

INL+

A

INR+

VCOM

A

OUTL+

A

OUTL-

A

OUTR-

A

OUTR+

VREF

VA

A

GND

CSN

(DIF)

CCLK

(CKS1)

CDTI

(CKS0)

P/S

MCLK

SDTI

SDTO

BICK

LRCK

DGND

VT

VD

A

DC

DAC

HPF

DATT

SMUTE

A

udio I/F

Controller

Control Register I/F Clock Divider

PDN

A

INL-

A

INR-

DEM1

DEM0

DFS

Block Diagram

• AK4528とAK4524の比較

Function AK4528 AK4524

ADC S/(N+D) 94dB 90dB

ADC DR, S/N 108dB 100dB

Input PGA & ATT X O

ADC Inputs Differential Inputs Single-end Inputs

Master Mode X O

X’tal Oscillating Circuit X O

Quad Speed Mode X O

Parallel Mode O X

O: Available, X: Not Available

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 オーダリングガイド

AK4528VM −40 ∼ +85°C 28pin SSOP (0.65mm pitch)

 ピン配置

AGND

VCOM

AINR+

AINR-

AINL+

AINL-

VREF

VA

P/S

MCLK

LRCK

BICK

SDTO

SDTI CDTI(CKS0)

CCLK(CKS1)

CSN(DIF)

DFS

DEM1

VT

VD

DGND

AOUTL-

AOUTL+

AOUTR-

AOUTR+

PDN

DEM0

1

2

3

4

5

6

7

8

9

10

11

12

13

14 15

16

17

18

19

20

21

22

23

24

25

26

27

28

AK4528

Top

View

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ピン／機能

No. Pin Name I/O Function

1 VCOM O

Common Voltage Output Pin, VA/2

Bias voltage of ADC inputs and DAC outputs.

2 AINR+ I Rch Positive Input Pin

3 AINR− I Rch Negative Input Pin

4 AINL+ I Lch Positive Input Pin

5 AINL− I Lch Negative Input Pin

6 VREF I

Voltage Reference Input Pin, VA

Used as a voltage reference by ADC & DAC. VREF is connected externally to

filtered VA.

7 AGND - Analog Ground Pin

8 VA - Analog Power Supply Pin, 4.75 ∼ 5.25V

9 P/S I

Parallel/Serial Mode Select Pin

“L”: Serial Mode, “H”: Parallel Mode

10 MCLK I Master Clock Input Pin

11 LRCK I Input/Output Channel Clock Pin

12 BICK I Audio Serial Data Clock Pin

13 SDTO O Audio Serial Data Output Pin

14 SDTI I Audio Serial Data Input Pin

CDTI I Control Data Input Pin in Serial Mode

15

CKS0 I Master Clock Select Pin

CCLK I Control Data Clock Pin in Serial Mode

16

CKS1 I Master Clock Select Pin

CSN I Chip Select Pin in Serial Mode

17

DIF I

Digital Audio Interface Select Pin

“L”: 24bit MSB justified, “H”: I

2

S compatible

18 DFS I Double Speed Sampling Mode Pin

19 PDN I

Power-Down Mode Pin

“H”: Power up, “L”: Power down reset and initialize the control register.

20 DEM0 I De-emphasis Control Pin

21 DEM1 I De-emphasis Control Pin

22 VT - Output Buffer Power Supply Pin, 2.7 ∼ 5.25V

23 VD - Digital Power Supply Pin, 4.75 ∼ 5.25V

24 DGND - Digital Ground Pin

25 AOUTL− O Lch Negative Analog Output Pin

26 AOUTL+ O Lch Positive Analog Output Pin

27 AOUTR− O Rch Negative Analog Output Pin

28 AOUTR+ O Rch Positive Analog Output Pin

Note: All input pins should not be left floating.

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絶対最大定格

(AGND, DGND=0V; Note 1)

Parameter Symbol min max Unit

Power Supplies:

Analog

Digital

Output Buffer

VD−VA

VA

VD

VT

VDA

−0.3

-

6.0

0.3

V

Input Current, Any Pin Except Supplies IIN - ±10 mA

Analog Input Voltage VINA −0.3 VA+0.3 V

Digital Input Voltage VIND −0.3 VA+0.3 V

Ambient Temperature (powered applied) Ta −40 85 °C

Storage Temperature Tstg −65 150 °C

Note: 1. 電圧は全てグランドピンに対する値です。

注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。

また通常の動作は保証されません。

推奨動作条件

(AGND, DGND=0V; Note 1)

Parameter Symbol min typ max Unit

Power Supplies

Analog

Digital

Output Buffer

VA

VD

VT

4.75

2.7

5.0

3.0

5.25

VA

VD

V

Voltage Reference VREF 3.0 - VA V

Note: 1. 電圧は全てグランドピンに対する値です。

2. VAはVDと同時または先に立ち上げて下さい。

VAとVT間、VDとVT間の電源立ち上げシーケンスを考慮する必要はありません。

注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので

十分ご注意下さい。

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アナログ特性

(Ta=25°C; VA, VD, VT=5.0V; AGND=DGND=0V; VREF=VA; fs=44.1kHz; Signal Frequency=1kHz; 24bit Data;

Measurement frequency = 20Hz ∼ 20kHz at fs=44.1kHz, 40Hz ∼ 40kHz at fs=96kHz; unless otherwise specified)

Parameter min typ max Unit

Input PGA Characteristics:

ADC Analog Input Characteristics: Analog Source impedance = 330Ω

Resolution 24 Bits

Input Voltage (Note 3) ±2.6 ±2.8 ±3.0 Vpp

Input Resistance

fs=44.1kHz

fs=96kHz

16

7

27

12

kΩ

S/(N+D) (−0.5dBFS)

fs=44.1kHz

fs=96kHz

88

84

94

92

dB

DR (−60dBFS)

fs=44.1kHz, A-weighted

fs=96kHz

100

95

108

103

dB

S/N

fs=44.1kHz, A-weighted

fs=96kHz

100

95

108

103

dB

Interchannel Isolation 90 110 dB

Interchannel Gain Mismatch 0.2 0.5 dB

Gain Drift 20 - ppm/°C

Input Voltage (Note 3) ±2.6 ±2.8 ±3.0 Vpp

Input Resistance

fs=44.1kHz

fs=96kHz

16

7

27

12

kΩ

Input DC Bias Voltage (Note 4) 0.56VA - 0.60VA V

Power Supply Rejection (Note 5) - 50 - dB

DAC Analog Output Characteristics:

Resolution 24 Bits

S/(N+D) (0dBFS)

fs=44.1kHz

fs=96kHz

88

85

94

93

dB

DR (−60dBFS)

fs=44.1kHz, A-weighted

fs=96kHz

104

96

110

104

dB

S/N

fs=44.1kHz, A-weighted

fs=96kHz

104

96

110

104

dB

Interchannel Isolation 90 110 dB

Interchannel Gain Mismatch 0.2 0.5 dB

Gain Drift 20 - ppm/°C

Output Voltage (Note 6) 5.0 5.4 5.8 Vpp

Load Resistance (In case of AC load) 1 kΩ

Output Current 1.5 mA

Load Capacitance 25 pF

Power Supply Rejection (Note 5) 50 - dB

Notes: 3. AIN+ピンとAIN−ピン間に入力される電圧。VREF電圧に比例します。Vin = ±0.56 x VREF。

4. 測定回路はFigure 12。DC Bias Voltage, Vb = 4.7k / (3.3k + 4.7k) x VA = 0.5875VA.

5. VREFピンの電圧を一定にして、VA, VD, VTに1kHz, 50mVppの正弦波を重畳した場合。

6. AOUT+とAOUT−をゲイン1で加算した場合のフルスケール電圧(0dB)。

VREF電圧に比例します。Vout = 1.08 x VREF x Gain。

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Parameter min typ max Unit

Power Supplies

Power Supply Current

Normal Operation (PDN=“H”)

VA

VD+VT (fs=44.1kHz)

(fs=96kHz)

Power-down mode (PDN=“L”) (Note 7)

VA

VD+VT

38

10

18

10

57

20

36

100

mA

μA

Note: 7. 全てのディジタル入力ピンをVDまたはDGNDに固定した時の値です。

フィルタ特性

(Ta=25°C; VA, VD=4.75 ∼ 5.25V; VT=2.7 ∼ 5.25V; fs=44.1kHz; DEM=OFF)

Parameter Symbol min typ max Unit

ADC Digital Filter (Decimation LPF):

Passband (Note 8)

−0.005dB

−0.02dB

−0.06dB

−6.0dB

PB

0

-

20.02

20.20

22.05

19.76

-

kHz

Stopband SB 24.34 kHz

Passband Ripple PR ±0.005 dB

Stopband Attenuation SA 80 dB

Group Delay (Note 9) GD 31 1/fs

Group Delay Distortion ΔGD 0 μs

ADC Digital Filter (HPF):

Frequency Response (Note

8)

−3dB

−0.5dB

−0.1dB

FR

0.9

2.7

6.0

Hz

DAC Digital Filter:

Passband (Note 8)

−0.01dB

−6.0dB

PB

0

-

22.05

20.0

-

kHz

Stopband SB 24.1 kHz

Passband Ripple PR ±0.005 dB

Stopband Attenuation SA 75 dB

Group Delay (Note 9) GD 30 1/fs

DAC Digital Filter + SCF:

Frequency Response:

0 ∼ 20.0kHz

∼ 40kHz (Note 10)

FR

±0.2

±0.3

dB

Notes: 8. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。

例えば、PB=20.02kHz(@−0.02dB)は0.454 x fsです。各応答は1kHzを基準にします。

9. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてから両チャネルの24ビ

ットデータが出力レジスタにセットされるまでの時間です。DAC部は24ビットデータが入力レジス

タにセットされてからアナログ信号が出力されるまでの時間です。

10. fs=96kHz時。

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- 8 -

DC特性

(Ta=25°C; VA,VD=4.75 ∼ 5.25V; VT=2.7 ∼ 5.25V)

Parameter Symbol min typ max Unit

High-Level Input Voltage

Low-Level Input Voltage

VIH

VIL

2.2

-

0.8

V

High-Level Output Voltage (Iout=−100μA) (Note 11)

Low-Level Output Voltage (Iout=100

μA)

VOH

VOL

2.7 / VT−0.5

-

0.5

V

Input Leakage Current Iin - - ±10 μA

Note: 11. Min値は2.7VまたはVT−0.5Vのどちらか低い方の値です。

スイッチング特性

(Ta=25°C; VA, VD=4.75 ∼ 5.25V, VT=2.7 ∼ 5.25V; C

L

=20pF)

Parameter Symbol min typ max Unit

Master Clock Timing

Frequency

Pulse Width Low

Pulse Width High

fCLK

tCLKL

tCLKH

7.68

0.4/fCLK

55.296

MHz

ns

LRCK Frequency

Normal Speed Mode (DFS = “0”)

Double Speed Mode (DFS = “1”)

Duty Cycle

fsn

fsd

Duty

30

60

45

44.1

88.2

54

108

55

kHz

%

Audio Interface Timing

BICK Period

BICK Pulse Width Low

Pulse Width High

LRCK Edge to BICK “↑” (Note 12)

BICK “↑” to LRCK Edge (Note 12)

LRCK to SDTO (MSB) (Except I

2

S mode)

BICK “↓” to SDTO

SDTI Hold Time

SDTI Setup Time

tBCK

tBCKL

tBCKH

tLRB

tBLR

tLRS

tBSD

tSDH

tSDS

81

33

20

40

ns

Note: 12. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。

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- 9 -

Parameter Symbol min typ max Unit

Control Interface Timing (P/S=“L”)

CCLK Period

CCLK Pulse Width Low

Pulse Width High

CDTI Setup Time

CDTI Hold Time

CSN “H” Time

CSN “L” Time

CSN “↑” to CCLK “↑”

CCLK “↑” to CSN “↑”

tCCK

tCCKL

tCCKH

tCDS

tCDH

tCSW

tCSS

tCSH

200

80

40

150

50

ns

Reset Timing

PDN Pulse Width (Note 13)

RSTADN “↑” to SDTO valid (Note 14)

PDN “↑” to SDTO valid (Note 15)

tPD

tPDV

150

516

ns

1/fs

Note: 13. AK4528はPDN=“L”でリセットされます。

14. シリアルモード時、RSTADNビットを立ち上げてからのLRCKクロックの“↑”の回数です。

15. パラレルモード時、PDNピンを立ち上げてからのLRCKクロックの“↑”の回数です。

 タイミング波形

1/fCLK

tCLKL

VIL

tCLKH

MCLK

VIH

1/fs

LRCK

VIH

VIL

tBCK

tBCKL

VIH

tBCKH

BICK

VIL

Clock Timing

[AK4528]

MS0011-J-03 2013/03

- 10 -

LRCK

BICK

SDTO

SDTI

tBLR tLRB

tLRS tBSD

tSDS

tSDH

VIH

VIL

VIH

VIL

50

%

VT

VIH

VIL

Audio Interface Timing

CSN

CCLK

CDTI

tCSS

tCCKL tCCKH

tCDS tCDH

C1 C0 R/W

A

4

VIH

VIL

VIH

VIL

VIH

VIL

WRITE Command Input Timing

CSN

CCLK

CDTI

tCSW

tCSH

D3 D2 D1 D0

VIH

VIL

VIH

VIL

VIH

VIL

WRITE Data Input Timing

tPD

VIL

PDN

Power Down & Reset Timing

[AK4528]

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動作説明

 システムクロック

必要なクロックは、MCLK, LRCK, BICKです。マスタクロック(MCLK)とサンプリングクロック(LRCK)は同

期する必要はありますが位相を合わせる必要はありません。MCLKの周波数は、シリアルモードでは、

CMODE, CKS0-1, DFSビット(Table 1, Table 3)で、パラレルモードではCKS0-1, DFSピン(Table 2, Table 3)で選

択します。

CKS0-1ピン, DFSピンの設定を変更する場合は必ずパワーダウン中に行って下さい。コントロールレジスタ

のCMODEビット, CKS0-1ビット, DFSビットの設定を変更する場合は必ずRSTADNビット, RSTDANビット

が“0”の間に行って下さい。

また、動作時(PDN=“H”かつコントロールレジスタによってADCまたはDACのどちらかが動作している時)

に外部クロック(MCLK, BICK, LRCK)を止めてはいけません。これらのクロックが供給されない場合、内部

にダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロ

ックを止める場合はパワーダウン状態(PDN=“L”またはコントロールレジスタによってADCとDACの両方と

もパワーダウン状態に設定)して下さい。

CMODE bit CKS1 bit CKS0 bit

MCLK

通常速

(DFS bit = “0”)

MCLK

2倍速

(DFS bit = “1”)

0 0 0 256fs N/A

0 0 1 512fs 256fs

0 1 0 1024fs 512fs

1 0 0 384fs N/A

1 0 1 768fs 384fs

Default

Table 1. Master Clock Frequency Select in Serial Mode

CKS1 pin CKS0 pin

MCLK

Normal Speed

(DFS pin = “L”)

MCLK

Double Speed

(DFS pin = “H”)

L L 256fs N/A

L H 512fs 256fs

H L 384fs N/A

H H 1024fs 512fs

Table 2. Master Clock Frequency Select in Parallel Mode

MCLK

通常速

(DFS = “0”)

fs=44.1kHz fs=48kHz

MCLK

2倍速

(DFS = “1”)

fs=88.2kHz fs=96kHz

256fs 11.2896MHz 12.288MHz N/A N/A N/A

512fs 22.5792MHz 24.576MHz 256fs 22.5792MHz 24.576MHz

1024fs 45.1584MHz 49.152MHz 512fs 45.1584MHz 49.152MHz

384fs 16.9344MHz 18.432MHz N/A N/A N/A

768fs 33.8688MHz 36.864MHz 384fs 33.8688MHz 36.864MHz

Table 3. Master Clock Frequencies example

Note. 上記Table1-3以外のDFS, MODE ,CKS1-0の設定はしないで下さい。

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 オーディオインタフェースフォーマット

シリアルモードでは、5種類のデータフォーマット(Table 4)がDIF0-2 bitで選択できます。パラレルモードで

は、Mode 2, Mode3の2種類のデータフォーマット(Table 5)がDIFピンで選択できます。全モードともMSBファ

ースト、2’sコンプリメントのデータフォーマットでSDTOはBICKの立ち下がりで出力され、SDTIはBICKの

立ち上がりでラッチされます。

Mode DIF2 bit DIF1 bit DIF0 bit SDTO SDTI LRCK BICK

0 0 0 0 24bit, MSB justified 16bit, LSB justified H/L ≥ 32fs

1 0 0 1 24bit, MSB justified 20bit, LSB justified H/L ≥ 40fs

2 0 1 0 24bit, MSB justified 24bit, MSB justified H/L ≥ 48fs

3 0 1 1 24bit, I

2

S 24bit, I

2

S L/H ≥ 48fs

4 1 0 0 24bit, MSB justified 24bit, LSB justified H/L ≥ 48fs

Default

Table 4. Audio data format in Serial Mode

Mode DIF pin SDTO SDTI LRCK BICK

2 0 24bit, MSB justified 24bit, MSB justified H/L ≥ 48fs

3 1 24bit, I

2

S 24bit, I

2

S L/H ≥ 48fs

Table 5. Audio data format in Parallel Mode

LRCK

BICK

(

64fs

)

SDTO(o)

012 1917 18 20 31 0 1 2 1917 18 20 31 0

23

1

22 4 23 22 7 6 4 23

SDTI

(

i

)

114 012 11 114 012 11

SDTO-19:MSB, 0:LSB; SDTI-15:MSB, 0:LSB

Lch Data Rch Data

Don’t Care Don’t Care

76

BICK(32fs)

SDTO

(

o

)

0 1 2 9 10 12 13 15 0 1 2 9 10 12 13 15 0

23

1

22 12 23 22 1215 14 23

SDTI(i)

16043 115 054

15 14

2

9811 1021

15 14 13

31114

13

57

21 5 3

1315

30

21

33

21

14 13 7 6 3 2 15

1411

89101113

5

3

15 13 22

Figure 1. Mode 0 Timing

LRCK

BICK

(

64fs

)

SDTO

(

o

)

0 1 2 12 13 14 24 25 31 0 1 2 12 13 14 24 25 31 0

23

1

22 0 23 22 12 11 10 0 23

SDTI

(

i

)

118 019 8 7 118 019 8 7

SDTO-23:MSB, 0:LSB; SDTI-19:MSB, 0:LSB

Lch Data Rch Data

Don’t Care Don’t Care

12 11 10

Figure 2. Mode 1 Timing

[AK4528]

MS0011-J-03 2013/03

- 13 -

LRCK

BICK(64fs)

SDTO

(

o

)

0 1 2 1819202122 0 1 2 181920 2221 0 1

SDTI(i)

23 24 25 23 24 25

23 22 4 23 22 5

45

4

122 023 3 2 122 023 3 2

23:MSB, 0:LSB

Lch Data Rch Data

Don’t Care Don’t Care

5

54

10321032 23

Figure 3. Mode 2 Timing

LRCK

BICK(64fs)

SDTO

(

o

)

0 1 2 3 19 20 21 22 0 1 2 3 19 20 2221 0 1

SDTI(i)

23 24 25 23 24 25

23 22 4 23 22 5

45

4

122 023 3 2 122 023 3 2

23:MSB, 0:LSB

Lch Data Rch Data

Don’t Care Don’t Care

5

54

10321032

Figure 4. Mode 3 Timing

LRCK

BICK

(

64fs

)

SDTO

(

o

)

0 1 2 8 9 10 20 21 31 0 1 2 8 9 10 20 21 31 0

23

1

22 0 23 22 16 15 14 0 23

SDTI

(

i

)

122 023 12 11 122 023 12 11

23:MSB, 0:LSB

Lch Data Rch Data

Don’t Care Don’t Care

16 15 14

Figure 5. Mode 4 Timing

[AK4528]

MS0011-J-03 2013/03

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 パラレル／シリアルモードコントロール

P/Sピンを“H”にするとパラレルモードになり、DIFでオーディオインタフェースフォーマット、DFS, CKS1,

CKS0ピンでマスタクロック周波数の選択することができます。

P/Sピンを“L”にするとシルアルモードになり、CKS1, CKS0, DIFピンがそれぞれCDTI, CCLK, CSNピンになり

ます。

また、DEM1, DEM0, DFSについてはピン設定とレジスタ設定は内部でORがとられており、シリアルモード

でもピン設定によって各機能をコントロール可能です。レジスタのみで制御する際は、DEM1, DEM0, DFS

ピンは“L”にして下さい。

 ディジタルHPF

ADCはDCオフセットキャンセルのためにディジタルHPFを内蔵します。HPFのfcは、fs=44.1kHz時0.9Hzにな

っており、周波数応答はfsに比例します。HPFはチャネル毎にON/OFFをコントロールできます。

 出力ボリューム

DACの前段に128ステップ(ミュートを含む)のディジタルボリューム(出力ATT: OATT)を内蔵します。OATT

は内部リニア補間された疑似ログボリュームで、レベルを切り替えた場合、レベル間を最大8031ステップで

ソフト遷移します。そのため切り替えノイズは全く出ません。

 ディエンファシスフィルタ

IIRフィルタによる3周波数(32kHz, 44.1kHz, 48kHz)対応のディエンファシスフィルタ(50/15μs特性)を内蔵し

ています。設定はレジスタから行います。2倍速モード(DFS=“1”)ではディエンファシスフィルタは常にOFF

です。

このモードはピンとレジスタにて設定することができます。

No DEM1 DEM0 Mode

0 0 0 44.1kHz

1 0 1 OFF

2 1 0 48kHz

3 1 1 32kHz

Default in serial mode

Table 6. De-emphasis control (DFS=“0”)

[AK4528]

MS0011-J-03 2013/03

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 ソフトミュート機能

DAC入力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTEビットでコントロ

ールできます。SMUTEビットを“1”にすると1024LRCKサイクルでDACのデータが−∞ (“0”)までアテネーショ

ンされます。SMUTEビットを“0”にすると−∞状態が解除され、−∞から1024LRCKサイクルで0dBまで復帰し

ます。ソフトミュート開始後、1024LRCKサイクル以内に解除されるとアテネーションが中断され、同じサ

イクルで0dBまで復帰します。

ソフトミュート機能は出力ボリュームとは独立しており、縦続接続された関係です。

SMUTE

A

ttenuation

1024/fs

0dB

-

∞

1024/fs

GD

(1)

(2)

(3)

(1) 1024LRCKサイクル(1024/fs)で入力データが−∞ (“0”)までアテネーションされます。

(2) ディジタル入力に対するアナログ出力は群遅延(GD)をもちます。

(3) 1024LRCKサイクル以内にソフトミュートが解除されるとアテネーションが中断され、同じサイクルで

0dBまで復帰します。

Figure 6. ソフトミュート機能

[AK4528]

MS0011-J-03 2013/03

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 パワーダウンとリセット

AK4528のADCとDACはパワーダウンピン(PDN)を“L”にすることでパワーダウンでき、この時、同時に各デ

ィジタルフィルタがリセットされます。PDN = “L”で内部レジスタ値は初期化されます。このリセットは電

源投入時に必ず1度行って下さい。

シルアルモードでは、コントロールレジスタはADC, DAC共にリセット状態(RSTADN=RSTDAN=“0”)になっ

ているので、各出力をイネーブルするためには、必要な設定を行った後、各リセットレジスタを解除して下

さい。ADCの場合、パワーダウンモードまたはリセット状態が解除されると初期化サイクルが開始されます。

そのため、出力データSDTOは516 x LRCKサイクル後確定します。DACの場合は、PDNピン“↑”またはPWVR

レジスタ“↑”後、初期化サイクルが開始され、AOUTは512 x LRCKサイクル間 Hi-Zで、その後アナログ出力

が可能になります。また、パワーダウンモードはコントロールレジスタ(PWAD, PWDA)を使ってもコントロ

ールできます。

Power Supply

RSTADN(registe

RSTDAN(registe

PWAD(register)

PWDA(register)

PWVR(register)

A

DC Internal State

SDTO

OATT

A

OUT

DAC Internal State

External Mute

Example

External clocks

The clocks can be stopped.

PD Reset INITA Normal PD INITA Normal

“0” “0”Output Output

PD Reset PDNormal Normal

00H 00H

→

XXH XXH 00H 00H

→

XXH XXH

“0” FI Output FI

MCLK, LRCK, BICK

PDN pin

***

INITD

*

Hi-Z Hi-Z

Output

PD Normal

00H 00H

→

XXH XXH

FI

**

Hi-Z

Output

PD

“0”

512/fs512/fs

INITD

• INITA: ADCアナログ部の初期化期間(516/fs)。

• INITD: DACアナログ部の初期化期間(512/fs)。

• PD: パワーダウン状態。PDN=“L”の場合は、レジスタ内容は初期化されます。それ以外の場合

は、全てのレジスタ内容は保持されます。

• XXH: その時点のATTレジスタの設定値。

• FI: Fade In。パワーダウン解除及びリセット解除時、ATT値は最大8032/fsサイクルでFade Inし

ます。

• AOUT: “*”の箇所でボツ音が発生します。

Figure 7. Reset & Power Down Sequence in Serial Mode

[AK4528]

MS0011-J-03 2013/03

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パラレルモードでは、PDNピンを“H”にすると、ADC, DACとも内部リセット解除された状態で立ち上がりま

す。そのため各出力は即座に出力を開始します。但し、ADC, DACの初期化サイクルとDACのOATTが00H

から7FHまで8031/fsサイクルでフェードインする動作が起こります。

Power Supply

A

DC Internal State

SDTO

OATT

A

OUT

DAC Internal State

External Mute

Example

External clocks

The clocks can be stopped.

PD INITA Normal PD INITA Normal

“0” “0”Output Output

PD PDNormal Normal

00H

→

7FH 7FH 00H 00H

→

7FH 7FH

Hi-Z Hi-ZFI Output FI

MCLK, LRCK, BICK

PDN pin

**

00H

MCLK, LRCK, BICK

Output

*

512/fs 512/fs

INITD INITD

• INITA: ADCアナログ部の初期化期間(516/fs)。

• INITD: DACアナログ部の初期化期間(512/fs)。

• PD: パワーダウン状態。

• FI: Fade In。パワーダウン解除はOATT値はFade Inします。

• AOUT: “*”の箇所でボツ音が発生します。

Figure 8. Reset & Power Down Sequence in Parallel Mode

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 シリアルコントロールインタフェース

P/Sピンを“L”にするとシリアルモードになります。シルアルモードでは、3線式シリアルI/Fピン : CSN, CCLK,

CDTIで書き込みを行います。I/F上のデータはChip address (2bits, CAD0/1 = “10”固定)、Read/Write (1bit, “1”固

定)、Register address (MSB first, 5bits)とControl data (MSB first, 8bits)で構成されます。データ送信側はCCLKの

“↓”で各ビットを出力し、受信側は“↑”で取り込みます。データの書き込みはCSNの“↑”で有効になります。

CCLKのクロックスピードは5MHz(max)です。アクセスしない時はCSNを“H”に固定して下さい。チップアド

レスは“10”に固定です。チップアドレス“10”以外の入力に対しては書き込みが無効になります。PDN = “L”

で内部レジスタ値は初期化されます。

Function Parallel mode Serial mode

Double speed O O

De-emphasis O O

SMUTE X O

Output Digital ATT X O

HPF off X O

MCLK; 768fs@Normal Speed

384fs@Double Speed

X O

16/20/24bit LSB justified format X O

Table 7. 機能表 (O: 対応, X: 対応せず)

PDNピンを“L”にすると内部レジスタ値は初期化されます。P/Sピンを切り替えた場合はPDNピンを“L”にし

てリセットして下さい。また、シリアルモードではRSTNビットに“L”を書き込むと内部タイミング回路がリ

セットされます。但し、このときレジスタの内容は初期化されません。

CSN

CCLK

01

2

345

67891011

12 13 14 15

CDTI

C1 C0

A

2

A

3

A

1

A

0

A

4 D7D6D5D4D3D2D1D0R/W

C1-C0: Chip Address (Fixed to “10”)

R/W: READ/WRITE (Fixed to “1”:WRITE only)

A

4-A0: Register Address

D7-D0: Control data

Figure 9. Control I/F Timing

*AK4528はRAEDをサポートしません。また、C1, C0, R/Wは固定(“101”)です。

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 レジスタマップ

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

00H Power Down Control 0 0 0 0 0 PWVR PWAD PWDA

01H Reset Control TE7 TE6 TE5 TE4 0 0 RSTADN RSTDAN

02H Clock and Format Control DIF2 DIF1 DIF0 CMODE CKS1 CKS0 0 DFS

03H Deem and Volume Control SMUTE 0 0 0 HPFR HPFL DEM1 DEM0

04H Lch ATT Control 0 ATTL6 ATTL5 ATTL4 ATTL3 ATTL2 ATTL1 ATTL0

05H Rch ATT Control 0 ATTR6 ATTR5 ATTR4 ATTR3 ATTR2 ATTR1 ATTR0

Note: 06Hアドレスから1FHアドレスにはデータを書き込まないで下さい。

01HアドレスのD7 ∼ D4には常に“0”を書き込んで下さい。

PDNピンを“L”にすると全てのレジスタが初期値にリセットされます。

 シリアルモード時のレジスタ設定時の注意点

クロックモードと入出力フォーマットの設定をレジスタによって行う場合はRSTADNビットとRSTDANビ

ットが“0”の間に行い、この間はADC出力とDAC出力は外部でミュートして下さい。以下にクロックモード

と入出力フォーマットのレジスタ設定シーケンスを示します。

① 電源投入時等、PDNピンを用いてAK4528をリセットした場合。

(1) PDNピン=“H”。

(2) クロックモードと入出力フォーマット等のレジスタ設定。

(3) RSTADNビットとRSTDANビットを“1”にしてADCとDACのリセット状態を解除。Reset Control

Register(01H)参照。

② PDNピンでAK4528にリセットをかけない場合。

(1) RSTADNビットとRSTDANビットを“0”にしてADCとDACをリセット状態にする。

(2) クロックモードと入出力フォーマットのレジスタ設定。

(3) RSTADNビットとRSTDANビットを“1”にしてADCとDACのリセット状態を解除。Reset Control

Register(01H)参照。

注）上記①、②の設定中にはボツ音が出ますので、ADC出力とDAC出力は外部でミュートして下さい。

[AK4528]

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 詳細説明

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

00H Power Down Control 0 0 0 0 0 PWVR PWAD PWDA

default 0 0 0 0 0 1 1 1

PWDA: DAC power control

0: Power down

1: Power up

“0”でDAC部のみパワーダウンされます。この時、AOUTは即座にHi-Zになり、出力ATTも一旦

“00H”になります。但し、コントロールレジスタの内容は初期化されません。また、コントロー

ルレジスタへの書き込みも可能です。パワーダウン解除時は出力ATTがコントロールレジスタ

の設定値(04H, 05H)までフェードインします。設定時及び解除時はノイズ発生の可能性があるの

で外部でミュートして下さい。

PWAD: ADC power control

0: Power down

1: Power up

“0”でADC部のみパワーダウンされます。この時、SDTOは即座に“L”になります。パワーダウン

解除後、最初の516LRCKサイクルは“0”が出力されます。

PWVR: Vref power control

0: Power down

1: Power up

“0”でデバイス全体がパワーダウンされます。この時、ADCとDACは動作できません。パワーダ

ウン時はコントロールレジスタの内容は初期化されません。また、コントロールレジスタへの

書き込みも可能です。また、PWAD, PWDAを“0”に、PWVRを“1”にすることでVREF部のみパワ

ーアップさせることも可能です。

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

01H Reset Control TE7 TE6 TE5 TE4 0 0 RSTADN RSTDAN

default 0 0 0 0 0 0 0 0

TE7-4: Test Control Register Enable

“0000”に固定して下さい。

RSTDAN: DAC reset control

0: Reset

1: Normal Operation

“0”でDAC部がリセット状態になります。この時、AOUTは即座にVCOMレベルになり、出力ATT

も一旦“00H”になります。但し、コントロールレジスタの内容は初期化されません。また、コン

トロールレジスタへの書き込みも可能です。リセット解除時は出力ATTがコントロールレジス

タの設定値(04H, 05H)までフェードインします。設定時及び解除時はノイズ発生の可能性がある

ので外部でミュートして下さい。

RSTADN: ADC reset control

0: Reset

1: Normal Operation

“0”でADC部のみリセット状態になります。この時、SDTOは即座に“L”になります。パワーダウ

ン解除後、最初の516LRCKサイクルは“0”が出力されます。

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AKM AK4528VM 仕様

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