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オペアンプ・コンパレータ アプリケーションノート
オペアンプ、コンパレータの基礎 (Tutorial)
本アプリケーションノートは、オペアンプ、コンパレータを⽤いて応⽤回路を構成する際に必要となる⼀般的な⽤語や
基礎的な技術について解説しています。オペアンプ、コンパレータをご使⽤になる際の⼀助として下さい。a
⽬次
1
オペアンプ・コンパレータとは︖ ................................................................................................................................................................................. 2
1.1
オペアンプとは︖ .............................................................................................................................................................................................. 2
1.2
コンパレータとは︖ ........................................................................................................................................................................................... 3
1.3
オペアンプ・コンパレータの内部回路構成 ......................................................................................................................................................... 4
2
絶対最⼤定格 .......................................................................................................................................................................................................... 5
2.1
電源電圧・動作電源電圧範囲 ......................................................................................................................................................................... 5
2.2
差動⼊⼒電圧 ................................................................................................................................................................................................. 6
2.3
同相⼊⼒電圧 ................................................................................................................................................................................................. 7
2.4
⼊⼒電流 ......................................................................................................................................................................................................... 8
2.5
動作温度範囲 ................................................................................................................................................................................................. 8
2.6
最⼤接合部温度、保存温度範囲 .................................................................................................................................................................... 8
2.7
許容損失(全損失) ........................................................................................................................................................................................... 9
3
電気的特性 ............................................................................................................................................................................................................ 10
3.1
回路電流 ....................................................................................................................................................................................................... 10
3.2
⼊⼒オフセット電圧 ........................................................................................................................................................................................ 12
3.3
⼊⼒バイアス電流・⼊⼒オフセット電流 .......................................................................................................................................................... 16
3.4
同相⼊⼒電圧範囲 ........................................................................................................................................................................................ 18
3.5
最⼤出⼒電圧(High/Low レベル出⼒電圧) .................................................................................................................................................. 20
3.6
⼤信号電圧利得 (開放利得/オープンループゲイン) ...................................................................................................................................... 22
3.7
同相信号除去⽐ CMRR(Common Mode Rejection Ratio) ................................................................................................................... 23
3.8
電源電圧除去⽐ PSRR (Power Supply Rejection Ratio) ...................................................................................................................... 27
3.9
スルーレート SR (Slew Rate) ....................................................................................................................................................................... 30
3.10
オペアンプの周波数特性について .................................................................................................................................................................. 31
3.11
位相遅れと発振について ................................................................................................................................................................................ 33
3.12
オペアンプの位相遅れの原因 ......................................................................................................................................................................... 35
3.13
安定性の確認⽅法(増幅回路) ...................................................................................................................................................................... 36
3.14
安定性の確認⽅法(全帰還回路/ボルテージフォロワ) ..................................................................................................................................... 37
3.15
安定性の確認⽅法(まとめ) ............................................................................................................................................................................ 38
3.16
負荷容量による発振の対策⽅法(出⼒分離抵抗 1) ....................................................................................................................................... 38
3.17
負荷容量による発振の対策⽅法(出⼒分離抵抗 2) ....................................................................................................................................... 39
3.18
全⾼調波歪率+雑⾳ THD+N (Total Harmonic Distortion + Noise) ....................................................................................................... 40
3.19
⼊⼒換算雑⾳ ............................................................................................................................................................................................... 44
3.20
応答時間 (⽴ち上がり/⽴ち下がり時間、伝搬遅延時間)............................................................................................................................... 48
4
信頼性項⽬ ............................................................................................................................................................................................................ 50
4.1 静電破壊耐圧(ESD 耐圧) ............................................................................................................................................................................ 50
4.2 ラッチアップ試験 ............................................................................................................................................................................................. 51
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1 オペアンプ・コンパレータとは︖
1.1 オペアンプとは︖
オペアンプ(Operational Amplifier︓演算増幅器)は⾼⼊⼒抵抗、
低出⼒抵抗、⾼開放利得(オープンループゲイン)を持ち+⼊⼒端⼦
(⾮反転⼊⼒端⼦)と、-⼊⼒端⼦(反転⼊⼒端⼦)間の差電圧を増
幅する機能を持つ差動増幅器です。
オペアンプは 1回路あたり正側電源端⼦、負側電源端⼦、+⼊⼒端
⼦、-⼊⼒端⼦、出⼒端⼦の 5端⼦で構成されます(⼀般的に端⼦
の呼び名は電源、⼊⼒、出⼒という分類以外は統⼀されていませ
ん)。
Table 1.1.1. オペアンプの電源端⼦名の例
バイポーラタイプ CMOS タイプ
正側電源端⼦ VCC VDD
負側電源端⼦ VEE VSS
オペアンプに求められる機能として⾼⼊⼒抵抗(インピーダンス)、低出
⼒抵抗があります。
Figure 1.1.2 電圧制御電圧源増幅器のモデル(オペアンプ)において、
VSは⼊⼒信号源、RSは信号源出⼒抵抗、Riはオペアンプの⼊⼒抵
抗、ROはオペアンプの出⼒抵抗、RLは負荷抵抗、AVはオペアンプの
増幅率とすると、⼊⼒電圧と出⼒電圧の関係は式(1.1.1)で表されま
す。
(1.1.1)
Figure 1.1.2 及び式(1.1.1)より、信号電圧 VSは信号源抵抗 RSと
オペアンプの⼊⼒抵抗 Riにより抵抗分割により分圧されるため減衰し
た信号がオペアンプに⼊⼒されます。しかし、RSよりも Riが⼗分に⼤き
い(Ri=∞)とした時、式(1.1.1)の第 1項は 1に近似することができ、VS
= Viとみなすことができます。次に第 2項について、Figure 1.1.2 にお
いて増幅された⼊⼒電圧 AVViはオペアンプの出⼒抵抗 ROと負荷抵
抗RLにより分圧され出⼒されます。
この時、RLよりも ROが⼗分に⼩さい(RO=0)とすると、第 2項は 1に
近似することができ信号が減衰せずに出⼒できます。このようなオペア
ンプは理想オペアンプと呼ばれます。通常オペアンプは⾼⼊⼒抵抗、
低出⼒抵抗が望まれ、理想オペアンプに近くなるよう設計を施された
回路構成になっています。
Table 1.1.2. オペアンプに求められる理想の⼊⼒抵抗と出⼒抵抗
⼊⼒抵抗 出⼒抵抗
理想オペアンプ
（電圧制御電圧源） ∞ 0
正側電源端⼦(VCC)
負側電源端⼦(VEE)
出⼒(OUT)
+⼊⼒端⼦(+IN)
-⼊⼒端⼦(-IN)
Figure 1.1.1. オペアンプ・コンパレータの図記号
Figure 1.1.2. 電圧制御電圧源増幅器のモデル
V
S
R
S
V
i
R
i
A
V
V
i
R
O
V
O
R
L
LO
L
VS
Si
i
ORR
R
AV
RR
R
V
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VIN+
VOUT
A
V
VS
VIN-
オペアンプは+⼊⼒端⼦と-⼊⼒端⼦間の微⼩な差電圧を増幅し出
⼒します。そのためオペアンプは⾼い増幅率を持つことを望まれ、その理
由を Figure 1.1.3.のボルテージフォロア回路を⽤いて解説します。
ボルテージフォロア回路とは⼊⼒電圧と出⼒電圧が等しくなる回路で
あり、主に電圧バッファとして使⽤されます。
先に述べた⾼⼊⼒抵抗、低出⼒抵抗の特性を⽣かした回路となりま
す。
Figure 1.1.3.においては⼊⼒電圧 VSとVOUT は等しくなります。
Figure 1.1.3. ボルテージフォロア回路
オペアンプは端⼦間の差電圧をオペアンプの増幅率で増幅するので出
⼒電圧は式(1.1.2)のように表されます。
(1.1.2)
式(1.1.2)を式(1.1.3)へ変形します。
(1.1.3)
式(1.1.3)において、オペアンプの開放利得 AVが⼗分に⼤きいとすると
左辺は0と近似することができ、VS=VOUT となります。利得が低い場合、
式(1.1.3)の左辺は 0に近似することができず、出⼒電圧に誤差が⽣
じることになります。
オペアンプに対して⾼い開放利得が望まれるのは、この利得により出
⼒電圧誤差を出来るだけ⼩さくするためです。
開放利得が⼤きいということに対して別の⾒⽅をしますと、+⼊⼒端⼦
と-⼊⼒端⼦の電位差をできるだけ⼩さくすることを意味します。つまり
開放利得が⼤きいほど、VIN+=VIN-の関係が成⽴します。この+⼊⼒端
⼦と-⼊⼒端⼦の電位がほぼ等しくなる関係をバーチャル・ショート、イ
マジナリ・ショートあるいは仮想接地と⾔います。負帰還回路を構成し
て使⽤する場合はこの関係が成⽴しており、仮想接地特性を利⽤し
て応⽤回路を設計します。
1.2 コンパレータとは︖
コンパレータ(Voltage Comparator︓⽐較器)の端⼦構造はオペアン
プと同様で+⼊⼒端⼦、-⼊⼒端⼦、正側電源端⼦、負側電源端⼦、
出⼒端⼦の 5端⼦で構成されます。使⽤⽅法としては、どちらか⼀⽅
の⼊⼒端⼦を基準端⼦とし電圧を固定し、もう⼀⽅の端⼦に⼊⼒さ
れる電圧の差を増幅し、High または Low を出⼒します。
+⼊⼒端⼦の電位 > -⼊⼒端⼦の電位
→High レベルを出⼒
-⼊⼒端⼦の電位 > +⼊⼒端⼦の電位
→Low レベルを出⼒
オペアンプとコンパレータの⼤きな違いは位相補償容量の有無です。オ
ペアンプは負帰還回路を構成して使⽤するために IC の内部に発振防
⽌⽤の位相補償容量が必要となります。⼀⽅、コンパレータは負帰還
回路を構成することがないため位相補償容量は内蔵されていません。
位相補償容量は⼊⼒－出⼒間の応答時間を制限するため、位相
補償容量の無いコンパレータは、オペアンプと⽐べ応答性が良くなりま
す。
よってオペアンプをコンパレータとして⽤いると位相補償容量に応答性
が制限されコンパレータよりも応答性が⾮常に悪くなります。
オペアンプをコンパレータとして使⽤する際は注意が必要です。
Vout
)()( OUTSVININVOUT VVAVVAV
OUTS
V
OUT VV
A
V
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入力段 利得段 出力段
+入力端子
(+IN)
-入力端子
(-IN)
出力端子
(OUT)
位相補償容量
(a) ⼀般的なオペアンプの内部回路構成
入力段 利得段 出力段
+入力端子
(+IN)
-入力端子
(-IN)
出力端子
(OUT)
(a) ⼀般的なコンパレータの内部回路構成
OUT
VEE
VCC
+IN
-IN
入力段 利得段 出力段
位相補償容量
(b) BA4558 内部等価回路
OUT
VEE
VCC
+IN
-IN
入力段 利得段 出力段
(b) BA2903 内部等価回路
1.3 オペアンプ・コンパレータの内部回路構成
Figure 1.3.1 にオペアンプの内部回路構成を⽰します。オペアンプは
⼀般的に⼊⼒段、利得段、出⼒段の 3段回路構成となっています。
⼊⼒段は差動増幅段で構成されており、2つの端⼦間の差電圧を増
幅します。また、同相信号成分(端⼦間に電位差が無い、等しい電圧
が⼊⼒されている状態)は増幅せずに打ち消す働きをします。
この差動増幅回路のみでは利得が不⼗分であるため、利得段により
さらにオペアンプの開放利得を増加させます。
⼀般的なオペアンプでは利得段の間に発振防⽌⽤の位相補償容量
が接続されています。
出⼒段は出⼒端⼦に接続される抵抗などの負荷の影響により、オペ
アンプの特性が変化しないようにバッファとして接続されています。負荷
による出⼒の特性変化(歪、電圧降下など)は、主に出⼒段の回路構
成と電流能⼒に依存します。
出⼒段の種類としては⼀般的に、A級出⼒段及び、B級、C級、
AB 級プッシュプル出⼒段があり、出⼒回路に流れるドライブ電流の量
(バイアス電圧の違い)により分類されています。ドライブ電流量の違い
により出⼒段で発⽣する歪率が変わります。⼀般的に歪率が⼩さい
順に並べると A級、AB 級、B級、C級となります。
Figure 1.3.2 にコンパレータの内部回路構成を⽰します。回路構成
はオペアンプとほぼ同じですが負帰還を構成して使⽤することは想定し
ていないため、発振防⽌⽤の位相補償容量は内蔵されていません。
位相補償容量は⼊出⼒間の動作速度を制限するため、応答時間は
オペアンプに⽐較して格段に速くなります。
コンパレータの出⼒回路形式は主にオープンコレクタ(オープンドレイン)
タイプ、プッシュプルタイプに分けられます。
Figure 1.3.2(b)はBA2903 の内部等価回路を⽰しています。
BA2903 はオープンコレクタタイプの出⼒回路になっています。
Figure 1.3.2. コンパレータの内部回路構成
Figure 1.3.1. オペアンプの内部回路構成
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2 絶対最⼤定格
オペアンプ・コンパレータのデータシートには絶対最⼤定格が規定され
ています。
絶対最⼤定格とは、瞬時であっても超えてはならない条件を⽰すもの
です。絶対最⼤定格を超えた電圧の印加や絶対最⼤定格で規定さ
れた温度環境外での使⽤は、IC の特性劣化や破壊を⽣じる原因と
なります。以下の絶対最⼤定格項⽬について説明します。
2.1. 電源電圧・動作電源電圧範囲
2.2. 差動⼊⼒電圧
2.3. 同相⼊⼒電圧
2.4. ⼊⼒電流
2.5. 動作温度範囲
2.6. 最⼤接合部温度、保存温度範囲
2.7. 許容損失(全損失)
2.1 電源電圧・動作電源電圧範囲
絶対最⼤定格の電源電圧とはオペアンプの正側電源端⼦(VCC 端
⼦)と負側電源端⼦(VEE 端⼦)との間に内部回路の特性劣化や破壊
なしに印加できる最⼤電源電圧のことを⾔います。
Figure 2.1.1 に絶対最⼤定格電源電圧が 36V のオペアンプ・コンパ
レータに印加可能な電源電圧の例を⽰します。
絶対最⼤定格電源電圧は VCC 端⼦と VEE 端⼦間の電圧差を⽰
しており、(VCC-VEE)の値が絶対最⼤定格電源電圧値を超えない
ように使⽤する必要があります。したがって、VCC 端⼦に 24V、VEE
端⼦に-12V を印加する場合、端⼦間の電圧差は 36V であるため特
性劣化や破壊は⽣じません。
注意しなければならないことは、絶対最⼤定格の電源電圧と動作電
源電圧は異なる意味を持つということです。
絶対最⼤定格の電源電圧は IC の特性劣化や破壊が起こらない範
囲での印加可能な最⼤電源電圧値を⽰すものであり、データシートに
記載された仕様・特性を維持できる電圧範囲ではありません。仕様で
保証された特性を引き出すためには、動作電源電圧範囲内の電圧
値で使⽤する必要があります。ただし、製品によって絶対最⼤定格の
電源電圧と動作電源電圧の最⼤値が同じ場合もあります。
オペアンプは両電源、単電源(⽚電源)オペアンプと呼ばれることもあり
ます。これは両電源で使いやすい単電源で使いやすいと⾔うこともでき
ます。
両電源オペアンプは正電源(VCC)側と負電源(VEE)側の回路構成
により、⼊⼒もしくは出⼒電圧を出⼒できない範囲を持っています。そ
のため、両電源オペアンプは GND を中点として正電源、負電源を印
加して使⽤されることが多くなります。
⼀⽅、単電源オペアンプは、GND を基準として正電源を印加して使
⽤され、ほぼ GND レベルまでの⼊⼒・出⼒が可能となります。
両電源 ±18V 印加 単電源(⽚電源) 36V 印加 両電源 24V、-12V 印加
注) 両電源とは正、負⼆つの電圧電源を⽤いてオペアンプに電源電圧を印加することを⾔います。
単電源(⽚電源)とは GND を基準としてオペアンプに電源電圧を印加することを⾔います。
Figure 2.1.1. 絶対最大定格電源電圧 36V のIC に印加できる電源電圧例
V
OUT
VEE=-18V
VCC=18V
VCC-VEE=18V-(-18V)=36V
V
OUT
VEE=GND
VCC=36V
VCC-VEE=36V-(0V)=36V
V
OUT
VEE=-12V
VCC=24V
VCC-VEE=24V-(-12V)=36V
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入力段 利得段 出力段
+入力端子
(+IN)
-入力端子
(-IN)
出力端子
(OUT)
VEE
VCC
差動入力電圧
端子間保護素子
の順方向電圧
静電破壊保護素子
静電破壊保護素子
2.2 差動⼊⼒電圧
差動⼊⼒電圧とは+⼊⼒端⼦(⾮反転⼊⼒端⼦)と-⼊⼒端⼦(反転
⼊⼒端⼦)の間に IC の特性劣化や破壊なしに印加できる最⼤電圧
値を⽰します。この電圧は+⼊⼒端⼦を基準としても、-⼊⼒端⼦を基
準としても良く、⼆つの端⼦間の電圧差のことを指します。極性はそれ
ほど重要ではありません。
ただし、各⼊⼒端⼦の電位は VEE 端⼦の電位以上であることが前
提となります。理由は IC には静電保護素⼦が内蔵されており、⼊⼒
端⼦の電位が VEE よりも低くなると静電保護素⼦を通じて端⼦から
電流が流れ出し、劣化や破壊につながる可能性があるからです。
保護素⼦の形式としては、Figure 2.2.1(a)⼊⼒端⼦と VEE(GND)
間に接続されている場合と、Figure 2.2.1(b)⼊⼒端⼦と VCC、
VEE(GND)間の両⽅に接続された場合の 2通りが存在します。前者
はVCC 側には電流が流れる経路が存在しないため VCC の値に関わ
らず⼊⼒端⼦に接続されるトランジスタ(NPN トランジスタ、PNP トラン
ジスタ等)の耐圧などによって差動電圧が決まります。後者は、VCC 側
にも保護素⼦が存在し、⼊⼒端⼦は VCC 以下の電位とする必要が
あるため、VCC-VEE もしくは、VDD-VEE のように差動⼊⼒電圧が
決定されます。オペアンプの中には、NPN 差動⼊⼒段を⽤いており、
これらのトランジスタのベース-エミッタ間の保護のため、⼊⼒端⼦間にク
ランプ⽤のダイオードが接続されている場合があり、数ボルト程度の差
動⼊⼒電圧に規定されている製品も存在します(Figure 2.2.2)。
Figure 2.2.1. 差動⼊⼒電圧
+⼊⼒端⼦と-⼊⼒端⼦間に過電圧保護⽤のダイオードが接続されている場合
Figure 2.2.2. 差動⼊⼒電圧(端⼦間保護がある場合)
入力段 利得段 出力段
+入力端子
(+IN)
-入力端子
(-IN)
出力端子
(OUT)
VEE
VCC
差動入力電圧
+36V、+7V
など具体的な数値が
記載されている
静電破壊保護素子
入力段 利得段 出力段
+入力端子
(+IN)
-入力端子
(-IN)
出力端子
(OUT)
VEE
VCC
差動入力電圧
VCC-VEE
もしくは
VDD-VSS
静電破壊保護素子
静電破壊保護素子
(a)VEE(GND)側のみに静電保護素⼦がある場合
(⼊⼒端⼦は VEE の電位以上)
(b)VCC、VEE(GND)両⽅に静電保護素⼦がある場合
(⼊⼒端⼦は VEE の電位以上、VCC の電位以下)
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2.3 同相⼊⼒電圧
絶対最⼤定格の同相⼊⼒電圧とは+⼊⼒端⼦と-⼊⼒端⼦を同電
位に設定した状態で IC の特性劣化や破壊なしに印加可能な最⼤
電圧を⽰します。絶対最⼤定格の同相⼊⼒電圧は電気的特性項
⽬の同相⼊⼒電圧範囲とは異なり、IC の正常な動作を保証するも
のではありません。
IC の正常な動作を期待する場合は電気的特性項⽬の同相⼊⼒電
圧範囲に従う必要があります。⼀般的に絶対最⼤定格の同相⼊⼒
電圧は VEE-0.3V、VCC+0.3V ですが、2.2 差動⼊⼒電圧の項に
記載したとおり、VCC 側に保護素⼦が存在しない製品の中には電源
電圧によらず絶対最⼤定格の電源電圧(VEE+36V 等)まで印加可
能な製品もあります。
このように同相⼊⼒電圧は⼊⼒端⼦の保護回路構成や寄⽣素⼦、
⼊⼒トランジスタの耐圧などによって決まります。Figure 2.3.1 に絶対
最⼤定格の同相⼊⼒電圧を⽰します。
また、VEE-0.3V や、VCC+0.3V の0.3V は静電保護素⼦(ダイオー
ド)に順⽅向電圧を印加した場合に素⼦が動作しない電圧の範囲を
⽰しています。⼊⼒電圧範囲外の電圧が印加される場合の保護⽅
法については次項 2.4 ⼊⼒電流をご参照下さい。
Figure 2.3.1. 絶対最⼤定格の同相⼊⼒電圧
VCC、VEE(GND)両⽅に静電保護素⼦がある場合
(VEE-0.3V〜使⽤電源電圧+0.3V)
VEE(GND)側のみに静電保護素⼦がある場合
(VEE-0.3V〜絶対最⼤定格電源電圧)
V
OUT
V
CM
VCC
VEE=GND
V
OUT
VCM
VCC
VEE=GND
電気的特性の
同相入力範囲
＝正常に動作
絶対最大定格の
同相入力範囲
＝動作しない領域も含む
VEE=GND
絶対最大定格
の電源電圧VCC
例：36V, 7V
VEE-0.3V
電気的特性の
同相入力範囲
＝正常に動作
絶対最大定格の
同相入力範囲
＝動作しない領域も含む
VEE=GND
VCC
VEE-0.3V
VCC+0.3V
使用している電源電圧に依存
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2.4 ⼊⼒電流
2.2 差動⼊⼒電圧、及び 2.3 同相⼊⼒電圧の項⽬において、
VEE-0.3V よりも低い電圧もしくは VCC+0.3V よりも⾼い電圧を⼊⼒
した際に⼊⼒端⼦に電流の流れ込みもしくは流れ出しが発⽣し、特
性の劣化や破壊につながると説明しました。
これを防ぐ⽅法として、⼊⼒端⼦にクランプ⽤の順⽅向電圧の⼩さい
ダイオードを設ける、もしくは抵抗を挿⼊して⼊⼒端⼦に流れる電流を
制限する⽅法があります。前者は IC に⼊⼒される電圧を制限する⽅
法であり、後者は電流を制限する⽅法となります。⼊⼒電流は 10mA
以下となるように抵抗値を設定して下さい。Figure 2.4.1 のVF はダイ
オードの順⽅向電圧で約 0.6V 程度として下さい。
Figure 2.4.1. ⼊⼒電流制限抵抗の接続について
Figure 2.4.2. ⼊⼒保護ダイオードの接続
2.5 動作温度範囲
動作温度範囲とは、IC が期待された機能を保持し、正常に動作する
範囲を⾔います。IC は温度によりその特性が変動します。そのため、
特に指定の無い限り 25℃で規定された規格値がそのまま保証される
ものではありません。
温度範囲を保証された項⽬として、全温度範囲保証項⽬があります。
これは仕様書に規定された動作温度範囲内での IC の特性変動を考
慮した規格値となります。データシートには仕様項⽬の温度特性デー
タが掲載されています。ご使⽤の際に参考として下さい。
2.6 最⼤接合部温度、保存温度範囲
最⼤接合部温度(最⼤ジャンクション温度)とは、半導体が動作する
最⼤の温度を⽰します。また、ジャンクションとはチップとパッケージの接
合部のことを指します。チップ温度がデータシートに規定された最⼤ジャ
ンクション温度よりも⾼くなると半導体の結晶において電⼦正孔対が
多数⽣成されるようになり素⼦として正常に動作しなくなります。そのた
め、IC の消費する電⼒による発熱や、周囲温度を考慮した使⽤、熱
設計が必要となります。最⼤接合部温度は、製造プロセスにより決定
されます。
保存温度範囲は IC が動作していない状態、つまり消費電⼒の無い
状態においての保存環境の最⼤温度を⽰します。通常は最⼤接合
部温度と同値としています。
VOUT
VCC
VEE=GND
Vin
電流制限抵抗
R
ESD保護素子
ESD保護素子
R
Vin
VCC
V
F
R
Vin
VEE
V
F
V
OUT
VCC
VEE=GND
Vin
外付けクランプ用
ダイオード
IC内部
ESD保護素子
IC内部
ESD保護素子
VCC
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θc-a
θc-a
θj-c
ICチップ
リードフレーム
θj-c
Tj
T
a
T
a
ジャンクション－周囲環境間熱抵抗: θj-a=θj-c+θc-a[℃/W]
θj-c︓ジャンクション－ケース間熱抵抗[℃/W]
θc-a︓ケース－周囲環境間熱抵抗[℃/W]
Ta︓周囲環境温度[℃]
Tj︓接合部温度(ジャンクション温度) [℃]
ディレーティングカーブの傾きは θj-a の逆数
2.7 許容損失(全損失)
データシートに記載の許容損失(全損失)PD は周囲環境温度
Ta=25°C (常温)でIC が消費できる電⼒を⽰しています。IC が電⼒を
消費すると⾃⼰発熱し、チップの温度は周囲温度よりも⾼くなります。
チップが許容できる温度は最⼤接合部温度により決まっているため、
消費可能な電⼒は熱軽減曲線(ディレーティングカーブ)により制限さ
れます。
パッケージ内の IC チップが許容できる温度(最⼤接合部温度)とパッケ
ージの熱抵抗(放熱性)によって 25°C における許容損失が決まります。
また接合温度の最⼤値は製造プロセスにより決定されます。
IC の電⼒消費により発⽣した熱はパッケージのモールド樹脂やリードフ
レームなどを通じて放熱されます。
この放熱性(熱の逃げにくさ)を⽰すパラメータは熱抵抗と呼ばれ、記号
では θj-a[℃/W]で表されます。
この熱抵抗からパッケージ内部のジャンクション温度 Tj を推定すること
ができます。
Figure 2.5.1 にパッケージの熱抵抗のモデルを⽰します。θj-a はチップ
－ケース(パッケージ)間の熱抵抗 θj-c とケース(パッケージ)－周囲環境
間の熱抵抗 θc-a の和として表されます。熱抵抗 θj-a[℃/W]、周囲環
境温度 Ta[℃]、消費電⼒ P[W]がわかれば、ジャンクション温度は次
式で求められます。
(2.5.1)
Figure 2.5.2 に熱軽減曲線(ディレーティング・カーブ)例を⽰します。こ
の曲線はある周囲環境温度で IC がどれだけ電⼒を消費することが可
能かを⽰すグラフであり、IC チップの許容温度を超えることなく消費でき
る電⼒を⽰しています。
例として MSOP8 のジャンクション温度を考えます。この IC の保存温度
範囲は-55[°C] 〜150[°C] であるため、チップの最⼤許容温度は
150[°C]です。MSOP8 の熱抵抗は θj-a≒212.8[°C/W]であり、この IC
がTa=25[°C]で0.58[W]の電⼒を消費したとするとジャンクション温度は
となり、チップの最⼤許容温度に到達するためこれ以上の電⼒を消費
すると劣化や破壊の可能性があります。
熱軽減曲線の 1[°C]当たりの軽減値は熱抵抗の逆数で決まります。
ここでは、
注) オペアンプの消費電⼒の計算については次項の回路電流をご参
照下さい。
Figure 2.5.2. 熱軽減曲線例
(70mm×70mm×1.6mm 1 層FR4 ガラスエポキシ基板実装時)
0
0.1
0.2
0.3
0.4
0.5
0.6
0.7
0.8
0 25 50 75 100 125 150
周囲温度Ta[℃]
許容損失[W]
SOP8
SSOP-B8
MSOP8
SOP8 ： 0.68 [W]
SSOP-B8 ： 0.62 [W]
MSOP8 ： 0.58 [W]
25℃で消費可能な電力
125℃で消費可能な電力
1/θja[mW/℃]で減少する
Figure 2.5.1. パッケージの熱抵抗
Tj=Ta+θj-a×P
Tj=25[°C]+212.8[°C/W]×0.58[W]≒150[°C]
(
2.5.2
)
SOP8
SSOP-B8
MSOP8
となります。
:5.5[mW/°C]
:5.0[mW/°C]
:4.7[mW/°C]
1 / θja[W/℃]で減少する
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3 電気的特性
ここではオペアンプ・コンパレータの電気的特性と実使⽤上の注意点に
ついて説明します。
3.1 回路電流
オペアンプ・コンパレータの回路電流は Figure 3.1.1 のように無負荷・
定常状態において IC 単体に流れる電流を⽰します。通常 VCC 端⼦
から VEE 端⼦に流れる電流をモニターします。回路電流の他に⼀般
的には、無信号時回路電流、静⽌電流と呼ばれることもあります。製
品によって⼊⼒範囲、動作電圧範囲が異なるため測定条件は異なり
ます。通常は同相⼊⼒電圧範囲の中⼼、もしくは電源電圧
VCC-VEE の中間となる電圧を印加して測定を⾏います。また、コン
パレータの回路電流は回路構造により出⼒ High 及び Low の条件で
値が異なります。どちらか⼀⽅の回路電流が多い条件で規定されま
す。
オペアンプの消費電⼒の計算
オペアンプの消費電⼒を計算する場合、回路電流だけでなく出⼒電
流を考慮する必要があります。
消費電⼒の計算について、順を追って説明します。オペアンプの消費
電⼒は回路電流によるものと、出⼒電流によるものの 2種類が存在し
ます。まず初めに回路電流による消費電流の計算を⽰します。PAMP
をオペアンプの消費する電⼒とすると式(3.1.1)はP=電流×電圧に基
づき回路電流×電源電圧となります。
この消費電⼒はオペアンプに電源電圧が印加されている状態において
常に消費され続けます。
(3.1.1)
V
OUT
VCC
VEE=GND
同相入力範囲/2
もしくはVCC/2
ICC
(a)オペアンプの回路電流測定回路
Figure 3.1.1. オペアンプ・コンパレータの回路電流
(b)コンパレータの回路電流測定回路
V
OUT
VCC
VEE=GND
V
in-
V
in+
ICC
Figure 3.1.2. 回路電流による消費電⼒
VCC
A
出力段
内部回路
+
-
VCC/2
ＩCC
出力：未接続
VEE=GND
ICC
)( EECCCCAMP VVIP
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)( OCCSOURCESOURCE VVIP
)(
)(
OCCSOURCE
EECCCCSOURCEAMP
VVI
VVIPPP
次に、出⼒電流による消費電⼒の計算を⽰します。
Figure 3.1.3(a)において出⼒シンク電流が流れる場合についての電
⼒計算を⾏います。
Vo が負荷抵抗 RLの吊り先である VCC/2 よりも電圧が低い時、出⼒
シンク(吸い込み)電流が流れます。このシンク電流による消費電⼒を
式(3.1.2)に⽰します。IC 内部へ流れ込む電流と OUT 端⼦と VEE
端⼦間の電位差の積により消費電⼒が求まります。
(3.1.2)
シンク電流時のオペアンプの消費電⼒の合計は式(3.1.3)で表されま
す。
(3.1.3)
次に、Figure 3.1.3(b)において出⼒ソース電流が流れる場合について
の電⼒計算を⾏います。
出⼒電圧 Vo が負荷抵抗 RLの吊り先である VCC/2 よりも電圧が⾼
い時出⼒ソース電流(吐出し)が流れます。このソース電流による電⼒
計算を式(3.1.4)に⽰します。IC 内部から流れ出る電流と VCC 端⼦
とOUT 端⼦間の電位差の積により消費電⼒が求まります。
(3.1.4)
ソース電流時のオペアンプの消費電⼒の合計は式(3.1.5)で⽰されま
す。
(3.1.5)
消費電⼒を⾒積もる際は、シンク電流、もしくはソース電流のどちらか
⼀⽅の⼤きい値で⾒積りを⾏います。
Figure 3.1.3. 出⼒電流による消費電⼒
(a)出⼒シンク電流 (b)出⼒ソース電流
VCC
A
Vin
R
Vo
A
VCC/2
I
SINK
出力段
内部回路
+
-
ＩCC
ＩCC+I
SINK
VEE=GND
RL
VCC
A
Vin
R
Vo
A
VCC/2
I
SOURCE
出力段
内部回路
+
-
ＩCC+I
SOURCE
ＩCC
VEE=GND
RL
)( EEOSINKSINK VVIP
)(
)(
EEOSINK
EECCCCSINKAMP
VVI
VVIPPP
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入力オフセット電圧
同相入力電圧
0
同相入力範囲
（入力電圧範囲）
入力オフセット電圧
仕様範囲
入力電圧範囲に対する
オフセット電圧の変化 オフセット電圧の分布イメージ
+極性
-極性
オペアンプ1
オペアンプ2
V
OS1
V
OS2
3.2 ⼊⼒オフセット電圧
⼊⼒オフセット電圧とは差動⼊⼒回路を有する、オペアンプやコンパレ
ータが持つ誤差電圧のことで、理想的なオペアンプやコンパレータでは
⼊⼒オフセット電圧は 0V となります。オペアンプやコンパレータの⼊⼒
端⼦に同相(同じ)電圧を⼊⼒した際に理想的なオペアンプでは出⼒
電圧は出⼒されませんが、⼊⼒オフセット電圧が存在する場合、⼊⼒
オフセット電圧に応じた出⼒電圧が出⼒されます。
この出⼒電圧を 0V にするために必要な⼊⼒端⼦間の電圧差を⼊⼒
オフセット電圧と⾔います。この値は⼊⼒換算値となります。⼊⼒換算
として表現する利点は、オペアンプ・コンパレータは様々な増幅率や回
路構成で利⽤されるため、⼊⼒換算電圧として表現すれば、出⼒電
圧への影響を容易に⾒積ることができます。⼊⼒オフセット電圧の単
位は通常[mV]もしくは[μV]にて表記され、値は 0に近いほど理想的な
状態となります。同相⼊⼒電圧範囲外は⼊⼒オフセット電圧が急激
に増加し、オペアンプ、コンパレータとして動作しなくなる領域となります。
また、⼊⼒オフセット電圧の出現頻度を観測すると 0V を中⼼に正規
分布します。つまり、データシートに規定される範囲内で確率的に分
布することになります。規格値の表記は絶対値で記載されていますの
で実際は+極性、-極性両⽅の⼊⼒オフセット電圧を持ちます。次項
にて⼊⼒オフセット電圧のもたらす具体的な影響について説明します。
+
-
±Vos
OUT
VEE/VSS
VCC/VDD
同相入力電圧
入力オフセット電圧：
端子間に存在する
電圧として表現できる。
Figure 3.2.1. ⼊⼒オフセット電圧のイメージ
⼊⼒オフセット電圧
⼊⼒オフセット電圧
度数
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Vo
Vin
Rs
Rf
±Vos
(a)⾮反転増幅回路
Figure 3.2.2. オペアンプを⽤いた増幅回路
+
-
Vo
Vin=0.2Vpp
30kΩ
2kΩ
±Vos=±5mV
VCC=2.5V
VEE=-2.5V
Vo
Vin=0.2Vpp
2kΩ
±Vos=±5mV
30kΩ
VEE=-2.5V
VCC=2.5V
GND
+80mV
-80mV
00
0.2Vpp
3.2Vpp
電圧[V]
電圧[V]
時間[t]
時間[t]
(a)⾮反転増幅回路
Figure 3.2.3. オフセット電圧による影響の具体例
(b)反転増幅回路
+
-
Vo
Vin Rs
Rf
±Vos
+80mV
-80mV
00
0.2Vpp
3.0Vpp
電圧[V]
電圧[V]
時間[t]
時間[t]
(b)反転増幅回路
⼊⼒オフセット電圧の影響について
オペアンプについて
オペアンプを⽤いて増幅回路を構成した際の⼊⼒オフセット電圧の影
響について説明します。
Figure 3.2.2(a)⾮反転増幅回路について⼊⼒オフセット電圧の影響
を計算すると式(3.2.1)となります。
利得倍された⼊⼒オフセット電圧が出⼒電圧に加算されています。⼊
⼒オフセット電圧の極性が+の場合、期待した出⼒電圧よりも値が⼤
きくなり、-極性の場合、出⼒電圧が期待値よりも⼩さくなります。
(3.2.1)
次に Figure 3.2.2(b)反転増幅回路を構成した場合の⼊⼒オフセット
電圧の影響を求めます。
(3.2.2)
式(3.2.2)にあらわされるように、反転増幅回路の出⼒に+端⼦側から
みた増幅率、つまり⾮反転増幅回路の増幅率倍された⼊⼒オフセッ
ト電圧が加算されています。こちらも先ほどと同様に期待値から利得
倍された⼊⼒オフセット電圧により出⼒電圧のずれが発⽣します。
Figure 3.2.3 では±5mV の⼊⼒オフセット電圧を持つと仮定して計算
を⾏っています。どちらの回路も増幅率倍された⼊⼒オフセット電圧
(16 倍×5mV)の分だけ波形の中⼼がシフトされます。所望の回路利
得を考慮して⼊⼒オフセット電圧値が適したオペアンプを選択する必
要があります。
OS
S
f
in
S
f
OV
R
R
V
R
R
V)1()1(
OS
S
f
in
S
f
OV
R
R
V
R
R
V)1(
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OUT
VDD
VSS=GND
Vin
Vref
±Vos
Vref
GND
VDD
GND
VDD
入力
出力
①
Vref
GND
VDD
GND
VDD
入力オフセット電圧が無い理想的な状態
②
Vref
GND
VDD
GND
VDD
③
Vref+Vos
Vref-Vos
Low
High
High
High
入力オフセット電圧Vosが存在する場合
Vref+VosからVref-Vos
の区間は出⼒High、
Lowどちらも
存在する可能性があります。
(不定になるという意味では
ありません。)
Figure 3.2.4. ⼊⼒オフセット電圧のコンパレータへの影響
コンパレータについて
⼊⼒オフセット電圧のオーバードライブ電圧への影響
⽐較対象の電圧と基準電圧 Vref の差をオーバードライブ電圧と⾔い
ます。差が⼩さいほど応答時間が⻑くなる傾向があり⼀般的に 5mV、
10mV、50ｍV、100mV で応答時間が規定されています。例としては、
⼊⼒オフセット電圧が 6mV のコンパレータがあるとします。⼊⼒オフセッ
ト電圧の存在しない理想的な状態においては、基準電圧 Vref を少し
でも上回るもしくは下回る⼊⼒が印加されれば出⼒電圧は切り替わり
ます。
しかし⼊⼒オフセット電圧が 6mV だとすると 5mV のオーバードライブ電
圧だとコンパレータが反応しないという現象が発⽣します。つまり、⼊⼒
オフセット電圧は基準電圧 Vref に⾜しあわされたように⾒えます。⼊
⼒オフセット電圧の仕様を±Vos とすると、Vref+Vos から Vref-Vos の
区間は、出⼒電圧は High が出る個体もあれば、Low が出る個体も
存在することになります。データシートの応答時間オーバードライブ電圧
特性のグラフは⼊⼒オフセット電圧を補正して測定しています。
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⼊⼒オフセット電圧の発⽣原因について
バイポーラタイプも CMOS タイプも発⽣原理は同じであるためバイポー
ラタイプについて解説します。
⼊⼒オフセット電圧は Figure 3.2.5 において Q1/Q2、Q3/Q4 のトラン
ジスタの特性差異により発⽣します。正確に⾔うと Q1/Q2 のベース-エ
ミッタ間電圧の製造ばらつきと、Q3/Q4 のベース-エミッタ間電圧の製造
ばらつきにより Q3/Q4 に流れるコレクタ電流 Ic3/Ic4 が等しくならないこ
とが⼊⼒オフセット電圧発⽣の⼀因となります（ただし、Q3/Q4 のベー
ス電流の影響も⼊⼒オフセット電圧のセンター値変動として影響を受
けますが通常は影響が少ないように設計されるため無視しても考え⽅
に変わりはありません）。
さらに、⼊⼒オフセット電圧の発⽣原因の⼀つとして、パッケージや基
板からの応⼒の影響があります。この影響は⼀般的に⼩型パッケージ
になるほど影響を受けやすくなります。応⼒を受けると半導体素⼦表
⾯が押されたり、IC チップがたわみを⽣じることにより、ピエゾ抵抗効果
が発⽣します。このピエゾ抵抗効果によって発⽣した圧電効果によりト
ランジスタの特性が変動します。
オペアンプにおいて、主に応⼒の影響は差動⼊⼒段が受けやすく、基
板実装後に基板からの応⼒により⼊⼒オフセット電圧が変動する場
合があります。対策として、応⼒は基板の隅に⾏くほど⼤きくなるため、
基板中央にオペアンプを配置することが挙げられます。また、パッケージ
サイズが⼤きい⽅が⽐較的応⼒の影響を受けにくいため、精度が必要
な場合はサイズの⼤きいパッケージを選ぶことも有効です。
⼊⼒オフセット電圧の温度ドリフトについて
⼊⼒オフセット電圧は温度により変動します。この変動を温度ドリフトと
呼びます。温度ドリフト値も⼊⼒オフセット電圧同様に⼀定値ではなく
その分布は正規分布に従います。製品によってはデータシートに標準
値が記載されている場合があります。注意点として温度変化により実
装基板のたわみ具合が変わる場合は、上記のピエゾ抵抗効果により、
⼊⼒オフセット電圧がドリフトしたかのように観測される場合がありま
す。
⼊⼒バイアス電流による⼊⼒オフセット電圧の増加
バイポーラオペアンプを⽤いて増幅回路を構成する際に、⼊⼒バイアス
電流対策を⾏う必要があります。⼊⼒バイアス電流と増幅回路を構
成する抵抗の並列合成抵抗値との積の分だけ⼊⼒オフセット電圧が
増加します。
対策としては同じ合成抵抗をもう⽚⽅の⼊⼒端⼦に接続することです
が、これについては⼊⼒バイアス電流の項⽬において詳しく説明しま
す。
VEE=GND
VCC
+IN
-IN
Q1 Q2
Q3 Q4
Vbe1 Vbe2
Vbe3 Vbe4
Ic1
2Ib Ic2=Ic4
Ic3=Ic1-2Ib
I
Figure 3.2.5. オペアンプの差動⼊⼒段
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3.3 ⼊⼒バイアス電流・⼊⼒オフセット電流
⼊⼒バイアス電流はオペアンプの⼊⼒端⼦から流れ出る、もしくは流れ
込む電流のことを⾔います。バイポーラタイプのオペアンプでは⼊⼒端
⼦に接続されるトランジスタのベース電流が⼊⼒バイアス電流となりま
す。差動⼊⼒段が PNP トランジスタで構成される場合は、電流は流
れ出る⽅向となります。また、NPN トランジスタで構成される場合は、
電流は端⼦へ流れ込む⽅向となります。おおむね nA (10-9[A])オーダ
ーの電流量となるように設計されている製品が多く、⾼速タイプの中に
はμA(10-6[A])オーダーの⼊⼒バイアス電流を持つものも存在します。
⼊⼒バイアス電流は理想的には少ない⽅が使いやすいオペアンプとな
ります。CMOS タイプ(FET ⼊⼒)のオペアンプがこれに当たります。
CMOS オペアンプの⼊⼒バイアス電流は⾮常に⼩さく fA (10-15[A])〜
pA (10-12[A]) オーダーとなります。そのため、インピーダンスの⾼いセン
サ素⼦などのセンサアンプに使われます。
Figure 3.3.1(a)に⽰すように、⼊⼒トランジスタが PNP トランジスタで
構成されたオペアンプの⼊⼒バイアス電流は、⼊⼒端⼦から流れ出る
⽅向となります。Figure 3.3.1(b)で⽰す NPN ⼊⼒では端⼦に流れ
込む⽅向となります。Figure 3.3.1(c)に⽰すバイポーラタイプのフルスイ
ングオペアンプの⼊⼒バイアス電流は動作範囲により流れる⽅向が変
わります。PNP トランジスタのみ動いている領域では流れ出る⽅向、
両⽅が動いている領域では差分電流が流れ、極性はどちらか⼤きい
⽅になります。NPN のみ動いている状態では流れ込む⽅向となるため、
同相⼊⼒電圧範囲内で⼊⼒バイアス電流の極性が変化することにな
ります。
Figure 3.3.1(d)のCMOS オペアンプの⼊⼒バイアス電流は端⼦リー
ク電流となります。その主な要因は IC 内部に接続された静電保護素
⼦となります。この電流はバイポーラタイプと⽐較すると⾮常に⼩さいた
め、センサなどのハイインピーダンス素⼦に接続する場合に有利となりま
す。また、特徴として、温度が上昇するに従いリーク電流は増⼤するた
め、⾼温で電流が増加する傾向があります。
Figure 3.3.1. ⼊⼒バイアス電流と⼊⼒トランジスタ
(b)NPN ⼊⼒(VCC センス)
+IN
VCC
ＧＮＤ
バイアス電流
ESD
保護素子
ESD
保護素子
+IN
VCC
ＧＮＤ
バイアス電流
リーク電流
リーク電流
ESD
保護素子
ESD
保護素子
(d)CMOS ⼊⼒(フルスイング)
+IN
VCC
ＧＮＤ
バイアス電流
ESD
保護素子
ESD
保護素子
(c)PNP/NPN ⼊⼒(フルスイング)
+IN
VCC
ＧＮＤ
バイアス電流
ESD
保護素子
ESD
保護素子
(a)⼊⼒グランドセンス(グランドセンス単電源/両電源)
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IbRIb
RR
RR
R
R
V
R
R
Vinout 3
21
21
1
2
1
2)1(
⼊⼒バイアス電流の影響について
⼊⼒オフセット電流とは+⼊⼒端⼦と-⼊⼒端⼦の⼊⼒バイアス電流
の差のことを⾔います。トランジスタの性能ばらつきによりベース電流やリ
ーク電流は影響を受けるため、必ずしも同じ値になりません。
⼊⼒バイアス電流 Ib と⼊⼒オフセット電流 Iio の定義を式(3.3.1)、式
(3.3.2)に⽰します。
(3.3.1)
(3.3.2)
⼊⼒バイアス電流キャンセル
Figure 3.3.3 の反転増幅回路における⼊⼒バイアス電流の影響を式
(3.3.3)に⽰します。
(3.3.3)
式(3.3.3)を⼊⼒バイアス電流と⼊⼒オフセット電流の定義式(3.3.1)
と(3.3.2)を⽤いて整理すると式(3.3.4)となります。
式(3.3.4)において⼊⼒バイアス電流の影響は、Ib の項をゼロにするた
めに R3 をR1 とR2 の並列合成インピーダンスと同じ⼤きさにすれば無
くすことができます。また式(3.3.4)から⼊⼒オフセット電流が存在すると
出⼒電圧に影響します。
(3.3.4)
Figure 3.3.3. 反転増幅回路の⼊⼒バイアス電流
OUT
VCC
VEE=GND
Ib-
Ib+
R1
R2
R3
Vin
VEE=GND
VCC
+IN
-IN
Q1 Q2
Q3 Q4
Ib-
Ib+
(a)差動⼊⼒段
OUT
VCC
VEE=GND
Ib-
Ib+
(b)オペアンプの⼊⼒バイアス電流
Figure 3.3.2. ⼊⼒バイアス電流
2
IbIb
Ib
IbIbIio
2
)()()1( 3
21
21
3
21
21
1
2
1
2io
binout
I
R
RR
RR
IR
RR
RR
R
R
V
R
R
V
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3.4 同相⼊⼒電圧範囲
同相⼊⼒電圧範囲(VICM)とはオペアンプが正常に動作する⼊⼒電圧
範囲のことを⾔います。同相⼊⼒電圧範囲外の信号を⼊⼒すると、
⼊⼒オフセット電圧が急激に増加し、出⼒電圧が飽和し正常な動作
ができません。
同相⼊⼒電圧範囲はオペアンプの⼊⼒回路である、差動増幅回路
の回路構成により決定されます。
Figure 3.4.1 に4558 系オペアンプの差動⼊⼒段、Figure 3.4.2 に
358/2904 系オペアンプの差動⼊⼒段を⽰します。この 2つのオペアン
プの同相⼊⼒電圧範囲について考えます。
4558 系オペアンプの同相⼊⼒電圧範囲を式(3.4.1)に⽰します。ここ
で同相⼊⼒電圧を VICM とします。同相⼊⼒電圧範囲の下限値は
Q1、Q2 のトランジスタが飽和せずに動作するのに必要な電圧が下限
となります。また、同相⼊⼒電圧範囲の上限は Q0 のトランジスタが飽
和せずに動作するのに必要な電圧となります。
式(3.4.2)より、4558 系のオペアンプは下限も上限もトランジスタが動
作しない領域が存在します。このような形式のオペアンプを両電源オペ
アンプと⾔います。通常、正電源と負電源を⽤いて GND を中点電位
として使⽤しますが、このようなオペアンプでも、バイアス電圧を適切に
設定すれば単電源で使⽤することも可能です。
次に Figure 3.4.2 に⽰される 358/2904 系オペアンプの同相⼊⼒電
圧範囲を式(3.4.3) に⽰します。358/2904 系のオペアンプは
GND(VEE)レベルの⼊⼒電圧を扱えるようにするために、レベルシフト
回路 Q1、Q2 を⽤いています。また、回路構成の⼯夫により、Q3、
Q4 のコレクタ電位がほぼ等しくなるように設計されています。これにより
Q3、Q4 はほぼ同じ電圧で飽和します。
式(3.4.4)より、同相⼊⼒電圧の下限は Vsat とVbe により決まってい
ます。通常 Vbe よりも Vsat の⽅が⼩さくなるため、358/2904 系オペ
アンプの同相⼊⼒電圧範囲は VEE を含むことができ、GND レベルの
信号を⼊⼒可能としています。
4558 系オペアンプの同相⼊⼒電圧範囲
式(3.4.1)において Vbe 及び Vsat が全て等しいとすると、
358/2904 系オペアンプの同相⼊⼒電圧範囲
式(3.4.3)において Vbe 及び Vsat が全て等しいとすると、
(
3.4.2
)
(
3.4.3
)
-IN
+IN
Q1 Q2
Q3 Q4
VCC
VEE
Q5
Q6
Q0
Vbe1 Vbe2
Vbe5
Vbe6
Vsat2
Vsat0
Figure 3.4.1. 4558 系オペアンプの差動⼊⼒段
-IN
+IN
Q1 Q2
Q3 Q4
VCC
VEE
Q5 Q6
Q0
Vbe1
Vbe4
Vsat3
Vsat0
Vbe2
Vbe3
Vbe5
Q7
Q8
Q9
Figure 3.4.2. 358/2904 系オペアンプの差動⼊⼒段
(
3.4.4
)
202256 besatCCICMRbesatbebeEE VVVVVVVVV
(
3.4.1
)
)()( besatCCICMRsatbeEE VVVVVVV
1301335 bebesatCCICMRbebeVsatbeEE VVVVVVVVVV
)2()( besatCCICMRbeVsatEE VVVVVVV
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オペアンプ・コンパレータの基礎（Tutorial）
© 2011 ROHM Co., Ltd. 64AN069J Rev.007
2021.6
次に同相⼊⼒電圧の特性例と測定⽅法について説明します。
Figure 3.4.3(a)に同相⼊⼒電圧測定回路を⽰します。差動増幅回
路の⼊⼒端⼦をコモンとし、⼊⼒電圧を変化させます。
同相電圧を⼊⼒しているので理想的には出⼒電圧は 0となりますが、
実際には⼊⼒オフセット電圧が存在するため、Figure 3.4.3(b)に⽰さ
れるような⼊⼒オフセット電圧が増幅率倍された出⼒オフセット電圧が
出⼒されます。
次に前項で同相⼊⼒電圧範囲の考察を⾏った、358/2904 系オペア
ンプ及び、4558 系オペアンプの同相⼊⼒電圧範囲のイメージを⽰しま
す。
Figure 3.4.4 及び Figure 3.4.5 のように、同相⼊⼒電圧範囲が⼊
⼒電圧を制限するため、使⽤するアプリケーションに適した⼊⼒範囲を
持つオペアンプを選ぶ必要があります。ここまでは、同相⼊⼒電圧範
囲と⼊⼒オフセット電圧が密接な関係を持つということを説明しました。
CMOS タイプ(FET ⼊⼒)、バイポーラタイプを問わず同相⼊⼒電圧範
囲が VEE〜VCC まで、拡張されたフルスイング⼊⼒タイプのオペアンプ
が製品化されています。このようなオペアンプは低い電源電圧でも⼊⼒
のダイナミックレンジを確保できるため、モバイル機器などの低電圧動作
アプリケーションに最適となります。
Figure 3.4.3. 同相⼊⼒電圧測定回路
Figure 3.4.4. 4558 系オペアンプの同相⼊⼒電圧範囲
Figure 3.4.5. 358/2904 系オペアンプの同相⼊⼒電圧範囲
VCC
VEE
Vbe+Vsat
同相⼊⼒電圧範囲
VICM
VICM(Max)
VICM(Min)
Vbe+Vsat
VCC (VEE)[V]
全動作電源電
圧範囲におい
て、Vbe+Vsat
は⼀定。
同相⼊⼒電圧 [V]
OUT
VCC
VEE
R1
R2
R3
Vin
R4
(a)測定回路図
出力電圧
同相入力電圧
0
出力オフセット電圧
(b)同相⼊⼒電圧 vs 出⼒電圧
VICM(Min)=0V
同相⼊⼒電圧範囲
VICM
VCC[V]
VCC 2Vbe+Vsat
VICM(Max)
同相⼊⼒電圧 [V]
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3.5 最⼤出⼒電圧(High/Low レベル出⼒電圧)
最⼤出⼒電圧(出⼒電圧範囲)とはオペアンプが出⼒可能な電圧範
囲を⽰します。電圧値は最⼤出⼒電圧 High(High レベル出⼒電圧)
と最⼤出⼒電圧 Low (Low レベル出⼒電圧)に分けられます。
出⼒電圧範囲は出⼒回路構成、電源電圧、負荷条件(出⼒電流
量)によって制限されます。
次に、両電源オペアンプとして最も標準的な 4558 系ローノイズオペア
ンプの出⼒電圧範囲について説明します。
出⼒電圧範囲とはオペアンプの出⼒回路構成に依存すると記載しま
したが、回路を構成するトランジスタ等の素⼦が正常に動作するため
に必要となる電圧があるため制限が⽣じます。
Figure 3.5.1 に4558 の出⼒等価回路を⽰します。まず初めに最⼤
出⼒電圧 High について考えます。出⼒端⼦から VCC 端⼦までの経
路にはトランジスタ Q1、Q2 出⼒保護抵抗 R1 が存在します。正常に
動作するために必要な電圧は Q1 のコレクタ-エミッタ間電圧 Vce1、
Q2 のべース-エミッタ間電圧 Vbe2、さらに出⼒ソース電流 Isource が
流れている場合 Q2 のエミッタからさらに R1×Isource の分だけ電圧降
下が発⽣します。負荷 RL が重く(抵抗値が⼩さい)流れるソース電流
が⼤きいほど、出⼒電圧は狭くなります。
最⼤出⼒電圧 High は次の式で表されます。
最⼤出⼒電圧 High
= VCC - Vce1 – Vbe2 – (R1×Isource) (3.5.1)
さらに、最⼤出⼒電圧 Low について考えます。出⼒端⼦から VEE 端
⼦までの経路にはトランジスタ Q3、Q4、短絡保護抵抗 R2 が存在し
ます。考え⽅は最⼤出⼒電圧 High と同様で、最⼤出⼒電圧 Low
はトランジスタ Q4 のコレクタ-エミッタ間電圧 Vce4、Q3 のベース-エミッ
タ間電圧 Vbe3、さらに出⼒シンク電流 Isink が流れている場合、保
護抵抗 R2 により電圧降下が発⽣します。
最⼤出⼒電圧 Low は次の式で表されます。
最⼤出⼒電圧 Low
= VEE + Vce4 + Vbe3 + (R2×Isink) (3.5.2)
Figure 3.5.2 に4558 系オペアンプの最⼤出⼒電圧例を⽰します。
Figure 3.5.2 に⽰されるように、正電源(VCC)、負電源(VEE)の両
側に動作しない不感領域が存在します。
VCC
VEE
Q1 Q2
Q3
Q4
Vbe2
Vce1
Vbe3
Vce4
Isource
Isink
R1
R2
RL
最大出力
電圧範囲
Vbe2+Vce1
+R1×Isource
Vbe3+Vce4
+R1×Isink
Figure 3.5.1. 4558 系オペアンプの出⼒等価回路図
-15
-10
-5
0
5
10
15
0.1 1 10 100
負荷抵抗[kΩ]
出力電圧[V]
最大出力電圧Low
最大出力電圧High
Figure 3.5.2. 4558 系オペアンプの最⼤出⼒電圧例
VCC/VEE=+15V/-15V、Ta = 2 5 ℃、VRL=VCC/2
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