[AK4132]
015015036-J-03 2018/05
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1. 概 要
AK4132は2chのディジタルサンプルレートコンバータ(SRC)です。入力された8k ~ 96kHzのサンプルレ
ートのオーディオソースを44.1kHzまたは48kHzのサンプルレートに変換して出力します。入力サンプ
ルレートが8kHz, 16kHz, 24kHzのときは8kHz, 16kHz, 24kHzに変換して出力することも可能です。発振
器を内蔵しておりスレーブモード時はマスタクロックを必要としませんので、非常にシンプルなシステ
ム構成が実現できます。カーオーディオやDVDレコーダなど、異なるサンプルレートを持つデータライ
ンとの接続用途に最適です。
2. 特 長
2 channels Input/Output
Asynchronous Sample Rate Converter
Input Sample Rate Range (FSI): 8k ~ 96kHz
Output Sample Rate (FSO): 44.1kHz, 48kHz (@fsi=8k~96kHz)
8kHz, 16kHz, 24kHz (@fsi=8kHz, 16kHz, 24kHz)
Input to Output Sample Rate Ratio: FSO/FSI = 0.33 ~ 6
THD+N: Up to -90dB
Dynamic Range: 100dB (A-weighted, Typ.)
I/F format: MSB justified, I
2
S compatible
Oscillator for Internal Operation Clock
Clock for Master mode: 256fso
Power Supply: DVDD= 3.0 ~ 3.6V or 1.7 ~ 1.9V (LDO OFF Mode)
Operating Temperature: -40 ~ +105ºC
Package: 16-pin TSSOP (0.65mm pitch)
96kHz 24bit Sample Rate Converter
AK4132
[AK4132]
015015036-J-03 2018/05
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3. 目 次
1. 概 要 .................................................................................................................................................. 1
2. 特 長 .................................................................................................................................................. 1
3. 目 次 .................................................................................................................................................. 2
4. ブロック図 .......................................................................................................................................... 3
5. ピン配置と機能説明 ............................................................................................................................ 3
■ ピン機能説明 ..................................................................................................................................... 4
■ 使用しない入力ピンの処理 ............................................................................................................... 4
6. 絶対最大定格 ....................................................................................................................................... 5
7. 推奨動作条件 ....................................................................................................................................... 5
8. SRC 特性 ............................................................................................................................................. 6
9. 消費電流 .............................................................................................................................................. 7
■ 内蔵 Regurator 使用時 (VSEL pin= “L”)............................................................................................ 7
■ VD18 外部供給時 (VSEL pin= “H”) ................................................................................................... 7
10. フィルタ特性 ....................................................................................................................................... 8
■ ショートディレイ・シャープロールオフ・フィルタ特性 ................................................................ 8
11. DC 特性 ............................................................................................................................................... 8
12. スイッチング特性 ............................................................................................................................... 9
■ クロック ............................................................................................................................................ 9
■ オーディオインタフェースタイミング ........................................................................................... 10
■ タイミング波形 ................................................................................................................................ 11
13. 動作説明 ............................................................................................................................................ 14
■ 入出力サンプリングレート組み合わせ ........................................................................................... 14
■ 入力ポートのシステムクロックとオーディオインタフェースフォーマット ................................ 14
■ 出力ポートのシステムクロックモード設定 ................................................................................... 16
■ 出力ポートのオーディオインタフェースフォーマット ................................................................. 16
■ レギュレータ ................................................................................................................................... 17
■ 電源電圧 .......................................................................................................................................... 17
■ システムリセット ............................................................................................................................ 17
■ クロック切り替えの手順 ................................................................................................................. 19
■ グラウンドと電源のデカップリング .............................................................................................. 20
14. ジッタ耐量 ........................................................................................................................................ 21
15. 外部接続回路例 ................................................................................................................................. 22
16. パッケージ ........................................................................................................................................ 23
■ 外形寸法図 ...................................................................................................................................... 23
■ 材質・メッキ仕様 ............................................................................................................................ 23
■ マーキング ...................................................................................................................................... 24
17. オーダリングガイド .......................................................................................................................... 25
18. 改訂履歴 ............................................................................................................................................ 25
重要な注意事項 ........................................................................................................................................ 27
[AK4132]
015015036-J-03 2018/05
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4. ブロック図
Figure 1. AK4132 Block Diagram
5. ピン配置と機能説明
AK4132
Top View
1
3
4
5
2
6
7
8
DVDD
VSEL
DVSS
VD18
PDN
SDTO
OBICK
OLRCK
11
10
9
12
16
15
14
13
ODIF
IDIF
CM
TEST
ILRCK
IBICK
SDTI
OMCLK
Figure 2. ピン配置
PCM
Input
Serial
Audio
I/F
FIR
COMB
SRC
PCM
Output
Serial
Audio
I/F
Internal
OSC
REF
Internal
Regulator
Clock
Div.
SDTI
ILRCK
IBICK
PDN
SDTO
OLRCK
OBICK
TEST
IDIF
ODIF
VSEL
VD18
DVDD
DVSS
OMCLK
CM
Input PORT
Output PORT
[AK4132]
015015036-J-03 2018/05
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■ ピン機能説明
No.
Pin
Name
I/O
Function
PDN= “L”
Status
1
ODIF
I
Audio Interface Format Select Pin for Output PORT
-
2
IDIF
I
Audio Interface Format Select Pin for Input PORT
-
3
CM
I
Output Port Mode Select Pin
“H”: Slave Mode
“L”: Master Mode
-
4
TEST
I
Test pin. Must be connected to DVSS in normal use. It has a
pull-down resister 100k.
-
5
ILRCK
I
Channel Clock Input Pin for Input PORT
-
6
IBICK
I
Audio Serial Clock Input Pin for Input PORT
-
7
SDTI
I
Audio Serial Data Input Pin for Input PORT
-
8
OMCLK
I
External Master Clock Input
-
9
OLRCK
O
Channel Clock Output Pin for Output PORT in Master Mode
“L”
I
Channel Clock Input Pin for Output PORT in Slave Mode
-
10
OBICK
O
Audio Serial Clock Output Pin for Output PORT in Master Mode
“L”
I
Audio Serial Clock Input Pin for Output PORT in Slave Mode
-
11
SDTO
O
Audio Serial Data Output Pin for Output PORT
“L”
12
VD18
I
Internal Digital Power Supply Pin, 1.7 1.9V (VSEL= “H”)
-
O
Regulator Output Pin, Typ. 1.8V (VSEL= “L”)
Current must not be taken from this pin. A 10μF (±30%; including the
temperature characteristics) capacitor should be connected between
this pin and DVSS. When this capacitor is polarized, the positive
polarity pin should be connected to the VD18 pin.
“L”
13
DVSS
-
Digital Ground Pin
-
14
DVDD
-
Digital Power Supply Pin, 3.0 3.6V or 1.7 1.9V
-
15
VSEL
I
Internal Digital Power Supply Select Pin
“H”: External Power Supply
“L”: Internal Regulator
-
16
PDN
I
Power-Down Mode Pin
“H”: Power Up
“L”: Power Down and Reset
The AK4132 should be reset once by bringing PDN pin = “L” upon
power-up.
-
Note 1. 全ての入力ピンはフローティングにしないでください。
Note 2. CM, ODIF と IDIF を変更するときは PDN pin = “L”としてください。
■ 使用しない入力ピンの処理
区分
ピン名
設定
Digital
OMCLK
DVSS に接続
[AK4132]
015015036-J-03 2018/05
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6. 絶対最大定格
(DVSS=0V; Note 3)
Parameter
Symbol
Min.
Max.
Unit
Power Supplies
Digital
Internal Digital
DVDD
VD18
0.3
0.3
4.3
2.5
V
V
Input Current, Any Pin Except Supplies
IIN
-
±10
mA
Digital Input Voltage (Note 4)
VDIN
0.3
DVDD+0.3
V
Ambient Temperature (Power applied) (Note 5)
Ta
40
105
ºC
Storage Temperature
Tstg
65
150
ºC
Note 3. 電圧はすべてグラウンドに対する値です。
Note 4. ILRCK, IBICK, SDTI, IDIF, PDN, TEST, OMCLK, CM, ODIF, OBICK (Slave Mode),
OLRCK (Slave Mode), VSEL pin
Note 5. 実装されるプリント基板の配線密度は 100%以上にして下さい。
注意 : この値を超えた条件で使用した場合、デバイスを破壊することがあります。
また通常の動作は保証されません。
7. 推奨動作条件
(DVSS=0V; Note 3; VSEL= “L”)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Power Supplies
Digital
DVDD
3.0
3.3
3.6
V
Note 3. 電圧はすべてグラウンドに対する値です。
(DVSS=0V; Note 3; VSEL= “H”)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Power Supplies
(Note 6)
Digital
Internal Digital
DVDD
VD18
1.7
1.7
1.8
1.8
1.9
1.9
V
V
Difference
DVDD-VD18
-
0
-
V
Note 3. 電圧はすべてグラウンドに対する値です。
Note 6. DVDD と VD18 は外部で接続して下さい。
注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負を負いません。
[AK4132]
015015036-J-03 2018/05
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8. SRC 特性
(Ta= -40 105ºC; DVDD= 3.0 3.6V at VSEL pin= “L” or DVDD= VD18= 1.7V 1.9V at VSEL pin= “H”;
DVSS= 0V; Signal Frequency= 1kHz; measurement bandwidth = 20Hz FSO/2; unless otherwise
specified.)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Input Sample Rate
FSI
8
-
96
kHz
Output Sample Rate (FSI: 8kHz~96kHz)
FSO
44.1
-
48
kHz
Output Sample Rate (FSI: 8kHz, 16kHz, 24kHz)
FSO
8
-
24
kHz
THD+N (Input= 1kHz, 0dBFS, Note 7)
FSO/FSI= 48kHz/48kHz
FSO/FSI= 48kHz/96kHz
FSO/FSI= 44.1kHz/96kHz
Worst Case (FSO/FSI=44.1kHz/32kHz)
-
-
-
-
101
102
101
-
-
-
-
99
dB
dB
dB
dB
Dynamic Range (Input= 1kHz, -60dBFS, Note 7)
FSO/FSI= 48kHz/48kHz
FSO/FSI= 48kHz/96kHz
FSO/FSI= 44.1kHz/96kHz
Worst Case (FSO/FSI= 44.1kHz/32kHz)
Dynamic Range (Input= 1kHz, -60dBFS, A-weighted, Note 7)
FSO/FSI= 48kHz/48kHz
-
-
-
101
-
101
102
102
-
104
-
-
-
-
-
dB
dB
dB
dB
dB
Ratio between Input and Output Sample Rate
FSO/FSI
0.33
6
-
Note 7. Audio Precision System Two Cascade 使用。
[AK4132]
015015036-J-03 2018/05
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9. 消費電流
■ 内蔵 Regurator 使用時 (VSEL pin= “L”)
(Ta= -40 105ºC)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Power Supply Current
Normal operation:
FSI=FSO= 48kHz at Master Mode :DVDD= 3.3V
DVDD= 3.6V
FSI= 96kH, FSO= 48kHz at Master Mode :DVDD= 3.3V
DVDD= 3.6V
-
-
-
-
6
-
10
-
-
8
-
12
mA
mA
mA
mA
Power down: PDN = “L” (Note 8) DVDD=3.6V
-
10
100
A
Note 8. クロックピンを含めた全てのディジタル入力が DVSS と同電位のとき。
■ VD18 外部供給時 (VSEL pin= “H”)
(Ta= 40 105ºC)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Power Supply Current
Normal operation:
FSI=FSO=48kHz at Master Mode:
DVDD=VD18=1.8V
DVDD=VD18=1.9V
FSI=96kH, FSO=48kHz at Master Mode:
DVDD=VD18=1.8V
DVDD=VD18=1.9V
-
-
-
-
6
-
10
-
-
8
-
12
mA
mA
mA
mA
Power down: PDN = “L” (Note 9) DVDD=VD18=1.9V
10
100
A
Note 9 VSEL 以外の、クロックピンを含めた全てのディジタル入力が DVSS と同電位のとき。
[AK4132]
015015036-J-03 2018/05
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10. フィルタ特性
■ ショートディレイ・シャープロールオフ・フィルタ特性
(Ta=-40 105C; DVDD= 3.0 3.6V at VSEL pin= “L” or DVDD= VD18= 1.7 1.9V at VSEL pin= “H”;
DVSS= 0V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Digital Filter
Passband
0.01dB
0.985 FSO/FSI 6.000
PB
0
-
0.4583FSI
kHz
0.714 FSO/FSI 0.985
PB
0
-
0.4167FSI
kHz
0.536 FSO/FSI 0.714
PB
0
-
0.2182FSI
kHz
0.492 FSO/FSI 0.536
PB
0
-
0.2177FSI
kHz
0.357 FSO/FSI 0.492
PB
0
-
0.1948FSI
kHz
0.246 FSO/FSI 0.357
PB
0
-
0.0917FSI
kHz
0.1667 FSO/FSI 0.246
PB
0
-
0.0826FSI
kHz
Stopband
0.985 FSO/FSI 6.000
SB
0.5417FSI
-
-
kHz
0.714 FSO/FSI 0.985
SB
0.5021FSI
-
-
kHz
0.536 FSO/FSI 0.714
SB
0.2974FSI
-
-
kHz
0.492 FSO/FSI 0.536
SB
0.2813FSI
-
-
kHz
0.357 FSO/FSI 0.492
SB
0.2604FSI
-
-
kHz
0.246 FSO/FSI 0.357
SB
0.1573FSI
-
-
kHz
0.1667 FSO/FSI 0.246
SB
0.1471FSI
-
-
kHz
Passband Ripple
0.1667 FSO/FSI 6.000
PR
-
-
±0.01
dB
Stopband Attenuation
0.985 FSO/FSI 6.000
SA
92.8
-
-
dB
0.714 FSO/FSI 0.985
SA
93.5
-
-
dB
0.536 FSO/FSI 0.714
SA
94.5
-
-
dB
0.492 FSO/FSI 0.536
SA
92.9
-
-
dB
0.357 FSO/FSI 0.492
SA
92.0
-
-
dB
0.246 FSO/FSI 0.357
SA
94.4
-
-
dB
0.1667 FSO/FSI 0.246
SA
93.8
-
-
dB
Group Delay
(Note 10)
GD
-
18
-
1/fs
Note 10. 入力と出力の位相ずれがない時の、L, R のデータが入力された後の LRCK の立ち上がりから、
L, R データを出力する前の LRCK の立ち上がりまでの期間です。
11. DC 特性
(Ta= -40 105C; DVDD= 3.0 3.6V at VSEL pin= “L” or DVDD= VD18= 1.7 1.9V at VSEL pin= “H”;
DVSS= 0V)
Parameter
Symbol
Min.
Typ.
Max.
Unit
High-Level Input Voltage (Note 11)
Low-Level Input Voltage (Note 11)
VIH
VIL
70%DVDD
-
-
-
-
30%DVDD
V
V
High-Level Output Voltage (Iout= 400A) (Note 12)
Low-Level Output Voltage (Iout= 400A) (Note 12)
VOH
VOL
DVDD0.4
-
-
-
-
0.4
V
V
Input Leakage Current
(Note 11, TEST pin を除く)
Iin
10
-
10
A
TEST pin
100kΩ Pull down
10
-
72
A
Note 11. ILRCK, IBICK, SDTI, IDIF, PDN, TEST, OMCLK, CM, ODIF, OBICK (Slave Mode),
OLRCK (Slave Mode), VSEL pin
Note 12. SDTO, OBICK (Master Mode), OLRCK (Master Mode) pin
[AK4132]
015015036-J-03 2018/05
- 9 -
12. スイッチング特性
■ クロック
(Ta= -40 105ºC; DVDD= 3.0 3.6V at VSEL pin= “L” or DVDD= VD18= 1.7 1.9V at VSEL pin= “H”;
C
L
= 20pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Master Clock Input (OMCLK)
256 FSO :
Frequency
Pulse Width Low
Pulse Width High
fCLK
tCLKL
tCLKH
2.048
40
40
-
-
-
12.288
-
-
MHz
ns
ns
Channel Clock for Input Port (ILRCK)
Frequency
Normal Speed Mode
Double Speed Mode
Duty Cycle
FSIN
FSID
dILRCK
8
54
48
-
-
50
54
96
52
kHz
kHz
%
Channel Clock for Output Port (OLRCK)
Slave Mode
Frequency (FSI: 8kHz~96kHz)
Frequency (FSI: 8kHz, 16kHz, 24kHz)
Duty Cycle
Master Mode
Frequency (FSI: 8kHz~96kHz)
Frequency (FSI: 8kHz, 16kHz, 24kHz)
Duty Cycle
FSO
FSO
dOLRCK
FSO
FSO
dOLRCK
44.1
8
48
44.1
8
-
-
-
50
-
-
50
48
24
52
48
24
-
kHz
kHz
%
kHz
kHz
%
[AK4132]
015015036-J-03 2018/05
- 10 -
■ オーディオインタフェースタイミング
(Ta= -40 105ºC; DVDD= 3.0 3.6V at VSEL pin= “L” or DVDD= VD18= 1.7 1.9V at VSEL pin= “H”;
C
L
= 20pF)
Parameter
Symbol
Min.
Typ.
Max.
Unit
Audio Interface Timing
Input PORT
IBICK Period Normal speed Mode
Double speed Mode
IBICK Pulse Width Low
IBICK Pulse Width High
ILRCK Edge to IBICK “↑” (Note 13)
IBICK “↑” to ILRCK Edge (Note 13)
SDTI Hold Time from IBICK “↑”
SDTI Setup Time to IBICK “↑”
tIBCK
tIBCK
tIBCKL
tIBCKH
tILRB
tIBLR
tISDH
tISDS
1/256 FSIN
1/128 FSID
27
27
15
15
15
15
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
ns
ns
ns
ns
ns
ns
ns
ns
Output PORT (Slave Mode)
OBICK PeriodNormal speed Mode
OBICK Pulse Width Low
OBICK Pulse Width High
OLRCK Edge to OBICK “↑” (Note 13)
OBICK “↑” to OLRCK Edge (Note 13)
OLRCK to SDTO(MSB) (Except I
2
S Mode)
OBICK “↓” to SDTO
tOBCK
tOBCKL
tOBCKH
tOLRB
tOBLR
tOLRS
tOBSD
1/256 FSO
27
27
20
20
-
-
-
-
-
-
-
-
-
-
-
-
-
-
20
20
ns
ns
ns
ns
ns
ns
ns
Output PORT (Master Mode)
OBICK Frequency
OBICK Duty
OBICK “↓” to OLRCK Edge
OBICK “↓” to SDTO
fOBCK
dOBCK
tOMBLR
tOBSD
-
-
20
20
64 FSO
50
-
-
-
-
20
20
Hz
%
ns
ns
Reset Timing
PDN Pulse Width (Note 14)
tPD
150
-
-
ns
PDN pin Pulse Width of Spike Noise
Suppressed by Input Filter (Note 15)
tPDS
0
-
50
ns
Note 13. この規格値は LRCK のエッジと BICK の“”が重ならないように規定しています。
Note 14. AK4132 は PDN pin = “L”でリセット状態になります。
Note 15. PDN ピンに内蔵されるノイズフィルタが除去できる “L”パルスのスパイクノイズ幅の規定で
す。
[AK4132]
015015036-J-03 2018/05
- 11 -
■ タイミング波形
Master Clock
1/fCLK
tCLKL
VIH
tCLKH
OMCLK
VIL
Figure 3. OMCLK Clock Timing
Input Port Clock
1/FSI
tILRCL
VIH
tILRCH
ILRCK
VIL
dILRCK=tILRCH(or tILRCL)FSI100
tIBCK
tIBCKL
VIH
tIBCKH
IBICK
VIL
Figure 4. ILRCK, IBICK Clock Timing
Input Port Timing
tILRB
ILRCK
VIH
IBICK
VIL
tISDS
VIH
SDTI
VIL
tISDH
VIH
VIL
tIBLR
Figure 5. Input PORT Audio Interface Timing
[AK4132]
015015036-J-03 2018/05
- 12 -
Output Port Clock (Slave Mode)
1/FSO
tOLRCL
VIH
tOLRCH
OLRCK(I)
VIL
dOLRCK=tOLRCH(or tOLRCL)FSO100
tOBCK
tOBCKL
VIH
tOBCKH
OBICK(I)
VIL
Figure 6. OLRCK, OBICK Clock Timing (Slave Mode)
Output Port Timing (Slave Mode)
tOLRB
OLRCK(I)
VIH
OBICK(I)
VIL
tOLRS
SDTO
50%DVDD
tOBSD
VIH
VIL
tOBLR
Figure 7. Output PORT Audio Interface Timing (Slave Mode)
[AK4132]
015015036-J-03 2018/05
- 13 -
Output Port Clock (Master Mode)
1/FSO
tOLRCL
50%DVDD
tOLRCH
OLRCK(O)
dOLRCK=tOLRCH(or tOLRCL)FSO100
1/fOBCK
tOBCKL
50%DVDD
tOBCKH
OBICK(O)
dOBCK=tOBCKH(or tOBCKL)fOBCK100
Figure 8. OLRCK, OBICK Clock Timing (Master Mode)
Ouput Port Timing (Master Mode)
OLRCK(O)
OBICK(O)
SDTO
50%DVDD
tOBSD
tOMBLR
50%DVDD
50%DVDD
Figure 9. Output PORT Audio Interface Timing (Master Mode)
Power-down Timing
Figure 10. Power Down and Reset Pulse
VIH
VIL
tPD
PDN
tPDS
D
14
13. 動作説明
■ 入出力サンプリングレート組み合わせ
入力サンプリングレートと出力サンプリングレートの可能な組み合わせを示します。
Table 1. FSI/FSO Combination
FSI
FSO
[kHz]
[kHz]
8
11.025
12
16
22.05
24
32
44.1
48
8
Y
-
-
Y
-
Y
-
Y
Y
11.025
-
-
-
-
-
-
-
Y
Y
12
-
-
-
-
-
-
-
Y
Y
16
Y
-
-
Y
-
Y
-
Y
Y
22.05
-
-
-
-
-
-
-
Y
Y
24
Y
-
-
Y
-
Y
-
Y
Y
32
-
-
-
-
-
-
-
Y
Y
44.1
-
-
-
-
-
-
-
Y
Y
48
-
-
-
-
-
-
-
Y
Y
88.2
-
-
-
-
-
-
-
Y
Y
96
-
-
-
-
-
-
-
Y
Y
Y: Available
-: Not Available
■ 入力ポートのシステムクロックとオーディオインタフェースフォーマット
入力ポートのオーディオインタフェースフォーマットを IDIF pin で設定します。データ形式はフォーマ
ットによらず MSB ファーストの 2’s コンプリメントです。SDTI pin に入力したデータは IBICK の立ち
上がりで取り込まれます。入力ポートのオーディオインタフェースフォーマットの変更は PDN pin = “L”
中に行って下さい。
Table 2. Input PORT Audio Interface Format
Mode
IDIF pin
SDTI Format
ILRCK
IBICK
IBICK Freq
0
L
24-bit, MSB justified
Input
Input
256FSI or 64FSI
1
H
24 or 16-bit, I
2
S Compatible
256FSI or 64FSI
16-bit, I
2
S Compatible
32FSI (Note 16)
Note 16. IBICK = 32FSI は 16-bit I
2
S Compatible のみ対応します。
[AK4132]
015015036-J-03 2018/05
- 15 -
ILRCK
IBICK(128fs)
SDTI
0
1
2
23
24
25
32
33
63
0
1
2
23
24
25
32
33
63
0
23
1
22
23
22
1
0
1
23
1
0
IBICK(64fs)
SDTI
0
1
2
12
13
14
24
25
4
31
0
1
2
12
13
14
24
25
31
0
23
1
22
0
23
22
20
19
18
0
23
12
11
10
23: MSB, 0:LSB
Lch Data
Rch Data
Figure 11. Mode0 timing (24-bit MSB)
LRCK
BICK(128fs)
SDTI
0
1
2
23
24
25
32
33
63
0
1
2
23
24
25
32
33
63
0
1
23
23
2
1
0
2
1
0
BICK(64fs)
SDTI
0
1
2
12
13
14
24
25
31
0
1
2
12
13
14
24
25
31
0
1
23
0
23
12
11
10
0
12
11
10
15: MSB, 0:LSB
Lch Data
Rch Data
BICK(32fs)
SDTI
0
1
2
5
6
7
11
12
15
0
1
2
5
6
7
11
12
15
0
1
15
0
12
11
10
6
5
2
1
15
12
11
10
6
5
2
1
0
0
Figure 12. Mode1 timing (24-bit/16-bit I
2
S)
[AK4132]
015015036-J-03 2018/05
- 16 -
■ 出力ポートのシステムクロックモード設定
出力ポートはマスタモード及びスレーブモードで動作します。マスタモード時、出力ポートは OMCLK
から作った OLRCK と OBICK で動作します。OLRCK と OBICK はそれぞれ OLRCK pin と OBICK pin
から出力されます。スレーブモード時、出力ポートは OLRCK pin と OBICK pin に入力したクロックで
動作します。スレーブモード時は OMCLK pin を使用しません。DVSS に接続してください。
マスタモード/スレーブモードは CM pin で選択します。
Table 3. Output PORT Master/Slave Mode Control
Mode
CM pin
Master / Slave
OMCLK Frequency
0
L
Master
256FSO
1
H
Slave
Not used. (Note 17)
Note 17. Slave Mode 時は OMCLK pin を DVSS に接続してください。
■ 出力ポートのオーディオインタフェースフォーマット
出力ポートのオーディオインタフェースフォーマットは ODIF pin で設定します。データ形式はフォー
マットによらず MSB ファーストの 2’s コンプリメントです。OBICK の立ち下がりで SDTO pin からデ
ータを出力します。出力ポートのオーディオインタフェースフォーマットの変更は PDN pin = “L”中に行
って下さい。
Table 4. Output PORT Audio Interface Format
Mode
ODIF pin
SDTO Format
OBICK (Slave)
OBICK (Master)
0
L
MSB justified
48fs or 32fs
64fs
1
H
I
2
S Compatible
48fs or 32fs
64fs
OLRCK
OBICK(64fs)
SDTO
0
1
2
15
16
19
23
24
31
0
1
2
15
16
19
23
24
31
0
1
23
23
22
19
18
18
4
23: MSB, 0:LSB @ 24-bit
0
Lch Data
Rch Data
0
4
20
20
19
22
4
Figure 13. Mode 0 MSB justified Timing
OLRCK
OBICK(64fs)
SDTO
0
1
2
15
16
19
24
25
31
0
1
2
15
16
19
24
25
31
0
1
23
20
19
19
5
23: MSB, 0:LSB @ 24-bit
0
Lch Data
Rch Data
0
5
20
20
20
23
Figure 14. Mode 1 I
2
S Compatible Timing
[AK4132]
015015036-J-03 2018/05
- 17 -
■ レギュレータ
AK4132 は DVDD(3.3V)から 1.8V へ降圧するレギュレータを内蔵しています。生成した 1.8V は内部回
路の電源として使用します。レギュレータは過電流検出回路と過電圧検出回路を持っています。通常動
作中にレギュレータ出力の過電流または過電圧を検出すると、デバイスはリセット状態になりレギュレ
ータはパワーダウンします。この後に過電流あるいは過電圧の状態が解消されてもデバイスはリセット
状態から復帰しません。復帰させるためには一旦 PDN pin= “L”としてから再度 PDN pin= “H”とする必要
があります。
■ 電源電圧
AK4132 の電源は 1.8V と 3.3V に対応しています。使用する電源電圧に合わせて VSEL pin を設定して
ください。3.3V 電源を使うときは VSEL pin = “L”とします。レギュレータが ON となり、DVDD pin に
供給される 3.3Vから内部回路の電源 1.8Vを作ります。1.8V電源を使うときは VSEL pin=”H”とします。
レギュレータが OFF となり、VD18 pin が内部回路の電源ピンになります。DVDD pin と VD18 pin に
1.8V を供給してください。
■ システムリセット
AK4132 は PDN pin= “L”でパワーダウンします。このとき同時にディジタルフィルタがリセットされま
す。電源投入時は PDN pin= “L”にしてリセットを掛けて下さい。
内部の SRC回路は PDN pin= “H”とした後の ILRCK, OLRCKでパワーアップします。このため PDN pin=
“H”としてから SDTO pin からデータが出力されるまでの時間は、PDN pin= “H”となったときに ILRCK,
OLRCK を入力しているかどうかで Figure 15 と Figure 16 のように異なります。
Case 1: PDN pin= “H”時に ILRCK, OLRCK が入力されているとき
Case 1
External clocks
(Input port)
SDTI
Don’t care
SDTO
(Internal state)
Power-down
Normal
operation
< 25.2ms
Normal data
Input Clocks 1
External clocks
(Output port)
Don’t care
Don’t care
PDN
Power-down
Don’t care
Don’t care
Don’t care
“0” data
Normal
operation
LDO up & Ratio
detection & GD
< 25.2ms
Normal data
PD
Input Data 1
Output Clocks 1
Input Clocks 2
Input Data 2
Output Clocks 2
“0” data
“0” data
(2)
(2)
LDO up & Ratio
detection & GD
(4)
(1)
(3)
(3)
LDO: Internal Regurator
GD: Group Delay
PD: Power Down
Figure 15. システムリセット Case1
Notes:
(1) PDN pin= “L”のとき SDTO pin 出力は“L”です。
(2) クロックを入力後に PDN pin = “H”とすると内部レギュレータが立ち上がり、続いて ILRCK,
OLRCK で SRC 回路がパワーアップし Ratio 検出が始まります。Ratio 検出完了から Group Delay
後に SDTO 出力が始まります。この間、SDTO pin 出力は“L”です。PDN pin= “H”から SDTO デー
[AK4132]
015015036-J-03 2018/05
- 18 -
タ出力が可能になるまでの時間は 25.2m(Max.)です。
(3) SDTO データ出力が可能になります。
(4) CM, ODIF, IDIF pin は PDN pin= “L”中に切換えてください。
Case2: PDN pin= “H”時に ILRCK, OLRCK が入力されていないとき
Case 2
External clocks
(Input port)
SDTI
SDTO
(Internal state)
Power-down
Normal
operation
Ratio detection
& GD
<20.2ms
Normal data
(No Clock)
External clocks
(Output port)
PDN
Power-down
Don’t care
Don’t care
Don’t care
“0” data
LDO Up
Input Clocks
Input Data
Output Clocks
“0” data
(Don’t care)
(Don’t care)
(3)
wait ILRCK
(1)
(2)
(4)
LDO: Internal Regurator
GD: Group Delay
< 5ms
Figure 16. システムリセット Case2
Note:
(1) PDN pin= “L”のとき SDTO pin 出力は“L”です。
(2) PDN pin = “H”とすると内部レギュレータが立ち上がり、ILRCK, OLRCK を待ちます。
(3) ILRCK, OLRCK が入力されると SRC 回路がパワーアップし Ratio 検出が始まります。Ratio 検出
完了から Group Delay 後に SDTO 出力が始まります。この間、SDTO pin 出力は“L”です。
ILRCK ,OLRCK 入力から SDTO データ出力が可能になるまでの時間は 20.2ms(Max.)です。
(4) SDTO データ出力が可能になります。
[AK4132]
015015036-J-03 2018/05
- 19 -
■ クロック切り替えの手順
AK4132 へ供給するクロックを切り替える場合は PDN pin でリセットを掛けて下さい。クロックの切り
替え手順を Figure 17 に示します。
LDO up & Ratio
detection & GD
Power
down
External clocks
(input port
or output port)
Clocks 1
SDTO
(Internal state)
normal operation
normal operation
Clocks 2
(Don’t care)
< 25.2ms
normal data
normal data
PDN
(2)
(1)
(2)
(3)
Figure 17. Sequence of Changing Clocks
Note:
(1) PDN pin= “L”として IDIF pin, ODIF pin, CM pin, クロック周波数を切り替えます。
(2) STDO 出力が切り替わる際に異音が生じる可能性があります。
(3) IDIF pin, ODIF pin, CM pin, クロック周波数を切り替えた後 PDN pin= “H”とします。
AK4132は ILRCK周波数または OLRCK周波数が変化したときに自動的に内部リセットを掛ける機能を
持っています。PDN pin でリセットせずに ILRCK 周波数または OLRCK 周波数を変えた時は次のような
動作になります。
▪ PDN pin でリセットせずに入力ポートの ILRCK 周波数を変化させた場合
ILRCK 1周期中の内蔵発振器クロック数と次の ILRCK 1周期中の内蔵発振器クロック数を比べてその差
が最初のクロック数の 1/16 以上となる状態が ILRCK の 8 周期連続した場合(*)、自動的に内部リセット
が掛かり Ratio 検出をやり直します。
内部リセットがかかると SDTO 出力は“L”になり、162FSI(O)経過後 SDTO データを出力します。(FSI(O)
は、FSI か FSO の周波数が低い方)
周波数の変化が上記の条件(*)を満たさない場合は内部リセットが掛かりません。この場合、周波数が最
終値になってから正常な SRC データを出力するまで最大 5148/FSO (max. 643.5ms@FSO=8kHz)かか
ります(Note 18)。周波数が変化している間および正常な SDTO データを出力するまでの間は正しくな
いデータを出力する可能性があります。
ILRCK を停止した場合は内部で自動的にリセットがかかります。その後 ILRCK が正常に入力されると
162FSI(O)経過後に SDTO データを出力します。
[AK4132]
015015036-J-03 2018/05
- 20 -
▪ PDN pin でリセットせずに出力ポートの OLRCK 周波数を変化させた場合
OLRCK 1周期中の内蔵オシレータクロック数と次のOLRCK 1周期中の内蔵オシレータクロック数を比
べてその差が最初のクロック数の 1/16 以上となる状態が OLRCK の 8 周期連続した場合 (*)、自動的に
内部リセットが掛かり Ratio 検出をやり直します。
内部リセットがかかると SDTO 出力は “L”になり、162FSI(O)経過後、SDTO データを出力します。
周波数の変化が上記の条件(*)を満たさない場合は内部リセットが掛かりません。この場合、周波数が最
終値になってから正常な SDTOデータを出力するまで最大 5148/FSO (max. 643.5ms@FSO=8kHz)かか
ります(Note 18)。周波数が変化している間および正常な SDTO データを出力するまでの間は正しくな
いデータを出力する可能性があります。
OLRCK を停止した場合、内部で自動的にリセットがかかります。その後正常に OLRCK が入力される
と 162FSI(O)経過後に SDTO データ を出力します。
Note 18. FSO/FSI が 1/6 から 1/5.99 へ変化した場合
■ グラウンドと電源のデカップリング
電源とグラウンドの取り方には十分注意して下さい。小容量のデカップリングコンデンサはなるべく電
源ピンの近くに接続して下さい。
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-
1
-
2
-
3
-
4
-
5
-
6
-
7
-
8
-
9
-
10
-
11
-
12
-
13
-
14
-
15
-
16
-
17
-
18
-
19
-
20
-
21
-
22
-
23
-
24
-
25
-
26
-
27
