テクニカルリファレンス
PCI Express
バス対応
絶縁型
RS-422A/485 2ch
シリアル
I/O
ボード
COM-2PD-PE
PCI Express
バス対応
絶縁型
RS-422A/485 4ch
シリアル
I/O
ボード
COM-4PD-PE
目次
1. はじめに.......................................................................................................................2
1.1. 本資料中の語句について ..................................................................................2
2. 製品固有情報...............................................................................................................2
2.1. Vendor IDとDevice ID ..........................................................................................2
3. I/Oポートのビット割り付け.....................................................................................3
3.1. I/Oアドレスマップ一覧 ......................................................................................3
3.2. I/Oポート、レジスタ詳細 ..................................................................................4
3.3. 割り込みベクタレジスタ ..................................................................................8
4. 操作手順.......................................................................................................................9
4.1. 割り込み機能.......................................................................................................9
テクニカルリファレンス<COM-2PD-PE, COM-4PD-PE>
株式会社コンテック
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2008 年 4 月 14 日
1. はじめに
本資料では、I/O ポートのビット割り付けおよび各ビットの定義についての説明をしています。
当社サポートソフトウェアを使用しない場合や、Windows 環境以外でアプリケーションを作成する場
合に参照してください。
1.1. 本資料中の語句について
以下にご注意ください。
I/O ベースアドレス：
ボードに割り当てられた I/O リソース(I/O の範囲)の最も小さい値で、先頭 I/O アドレスと同じ意味で
す。一般的にボードの I/O アドレスとは、このアドレスを指します。
CH ベースアドレス：
各チャネルに割り当てられた I/O リソース(I/O の範囲)の最も小さい値で、各チャネルの先頭アドレス
と同じ意味です。
2. 製品固有情報
2.1. Vendor IDとDevice ID
各製品の固有情報は、以下のとおりです。
Vendor ID： 1221h
Device ID：
Board Name Device ID
COM-2PD-PE 8681h
COM-4PD-PE 8691h
Revision ID ：ボード ID の設定スイッチ(SW1)の状態。00h~0Fh の範囲で反映されます。
上記以外は、PCI-Express 仕様に準拠します。
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2008 年 4 月 14 日
3. I/Oポートのビット割り付け
3.1. I/Oアドレスマップ一覧
COM-2PD-PE, COM-4PD-PE では、UART 16550 の上位互換品である XR16C2850(EXAR 社)を使用して
います。
XR16C2850 の内部レジスタと制御の詳細は、XR16C2850 データシートを参照してください。
・ 入出力ポート
I/Oベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +0h
+1h
+2h
+3h
+4h
+5h
+6h
+7h
チャネル1 レジスタ
+8h
+9h
+Ah
+Bh
+Ch
+Dh
+Eh
+Fh
チャネル2 レジスタ
+10h
+11h
+12h
+13h
+14h
+15h
+16h
+17h
チャネル3 レジスタ
+18h
+19h
+1Ah
+1Bh
+1Ch
+1Dh
+1Eh
チャネル4 レジスタ
+1Fh 割り込みベクタレジスタ
(*)
COM-2PD-PE
はチャネル
3
～
4 (+10h
～
+1Eh)
は使用不可です。
図
3.1.
入出力ポート
注意
各ポートへのアクセスはデバイスの仕様上、バイト単位で行ってください。
バイトアクセス以外
(
ワードアクセスやダブルワードアクセスなど
)
で、各ポートにアクセスするこ
とはできません。
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3.2. I/Oポート、レジスタ詳細
XR16C2850 内部レジスタは Line Control Register(LCR)に設定する値によりポートマップが変化します。
起動時および LCR bit 7＝0、LCR＝0xBF 以外のとき General Registers が有効になります。
LCR bit 7＝1 のとき Baud Rate Registers が有効になります。
LCR＝0xBF のとき Enhanced Registers が有効になります。
以降の表に記述される各チャネルの”CH ベースアドレス”は、下表のとおりです。
チャネル 1 の CH ベースアドレス I/O ベースアドレス＋0h
チャネル 2 の CH ベースアドレス I/O ベースアドレス＋8h
チャネル 3 の CH ベースアドレス I/O ベースアドレス＋10h
チャネル 4 の CH ベースアドレス I/O ベースアドレス＋18h
・入力ポート 1(General Registers)
CHベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +0h Receive Holding Register (RHR)
Data Bit 7 Data Bit 6 Data Bit 5 Data Bit 4 Data Bit 3 Data Bit 2 Data Bit 1 Data Bit 0
+1h Interrupt Enable Register (IER)
CTS
Interrupt
(*2)
RTS
Interrupt
(*2)
Xoff
Interrupt
(*2)
Sleep
Mode
(*2)
MODEM
Status
Interrupt
Receive
Line
Status
Interrupt
Transmit
Holding
Register
Receive
Holding
Register
+2h Interrupt Status Register (ISR)
FIFOs
Enable
FIFOs
Enable
RTS-CTS
Flow Ctrl
(*2)
Xoff/Special
Char
(*2)
Int
Priority
Bit 2
Int
Priority
Bit 1
Int
Priority
Bit 0
Int
Status
+3h Line Control Register (LCR)
Divisor
Latch
Enable
Set
Break
Set
Parity
Even
Parity
Parity
Enable
Stop
Bits
Word
Length
Bit 1
Word
Length
Bit 0
+4h Modem Control Register (MCR)
Clock
Prescaler
Select
(*2)
IR
Mode
Enable
(*2)
Xon
Any
(*2)
Loop
Back
Enable
-OP2 and
INT
Enable
Out 1
0:INT
Enable
1:INT
Disable
(*1)
-RTS -DTR
+5h Line Status Register (LSR)
FIFO
Error
THR&
TSR
Empty
THR
Empty
Break
Interrupt
Framing
Error
Parity
Error
Overrun
Error
Receive
Data
Ready
+6h Modem Status Register (MSR)
-CD -RI -DSR -CTS Delta
-CD
Delta
-RI
Delta
-DSR
Delta
-CTS
+7h Scratch Pad Register (SPR) (*4)
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
+7h FIFO Level Counter (FLVL) (*3) (*4)
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
(*1)詳細については割り込み使用方法を参照してください。
(*2)このビットはEFRビット4＝1のとき有効になります。
(*3)このレジスタはFCTRビット6＝1のとき有効になります。
(*4)COM-4PD-PEでは「チャネル4の+7h(I/Oベースアドレス+1Fh)」が割り込みベクタレジスタとして
使われるため、チャネル4のScratch Pad Register, FIFO Level Counterは使用できません。
図
3.2.
入力ポート
(General Registers)
・入力ポート 2(Baud Rate Registers)
CHベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +0h LSB of Divisor Latch (DLL)
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
+1h MSB of Divisor Latch (DLM)
Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8
図
3.3.
入力ポート
(Baud Rate Registers)
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・入力ポート 3(Enhanced Registers)
CHベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +0h Trigger Level / FIFO Data Count Register
Trig/FC Trig/FC Trig/FC Trig/FC Trig/FC Trig/FC Trig/FC Trig/FC
+1h Feature Control Register (FCTR)
Rx/Tx
Mode
SCPAD
Swap
Trig
Bit 1
Trig
Bit 0
RS485
Auto
control
IrRx
Inv.
-RTS
Delay
Bit 1
-RTS
Delay
Bit 0
+2h Enhanced Feature Register (EFR)
Auto
-CTS
Auto
-RTS
Special
Char,
select
Enable
IER
Bits 4-7,
ISR, FCR
Bits 4-5,
MCR
Bits 5-7
Cont-3
Tx, Rx
Control
Cont-2
Tx, Rx
Control
Cont-1
Tx, Rx
Control
Cont-0
Tx, Rx
Control
+4h Xon-1 Word
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
+5h Xon-2 Word
Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8
+6h Xoff-1 Word
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
+7h Xoff-2 Word (*1)
Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8
(*1)COM-4PD-PEでは「チャネル4の+7h(I/Oベースアドレス+1Fh)」が割り込みベクタレジスタとして
使われるため、チャネル4の「Xoff-2 Word」は使用できません。
図
3.4.
入力ポート
(Enhanced Registers)
・ 入力ポート 4(割り込みベクタレジスタ)
割り込みベクタレジスタは使用するチャネルに関わらず、「I/O ベースアドレス+1Fh」を使用します。
I/Oベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +1Fh 割り込みベクタレジスタ
グローバル
割り込み
(予約)
CH4
割り込み
CH3
割り込み
CH2
割り込み
CH1
割り込み
図
3.5.
入力ポート
(
割り込みベクタレジスタ
)
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・出力ポート 1(General Registers)
CHベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +0h Transmit Holding Register (THR)
Data Bit 7 Data Bit 6 Data Bit 5 Data Bit 4 Data Bit 3 Data Bit 2 Data Bit 1 Data Bit 0
+1h Interrupt Enable Register (IER)
CTS
Interrupt
(*2)
RTS
Interrupt
(*2)
Xoff
Interrupt
(*2)
Sleep
Mode
(*2)
MODEM
Status
Interrupt
Receive
Line
Status
Interrupt
Transmit
Holding
Register
Receive
Holding
Register
+2h FIFO Control Register (FCR)
RCVR
Trigger
(MSB)
RCVR
Trigger
(LSB)
TX
Trigger
(MSB)
TX
Trigger
(LSB)
DMA
Mode
Select
XMIT
FIFO
Reset
RCVR
FIFO
Reset
FIFO
Enable
+3h Line Control Register (LCR)
Divisor
Latch
Enable
Set
Break
Set
Parity
Even
Parity
Parity
Enable
Stop
Bits
Word
Length
Bit 1
Word
Length
Bit 0
+4h Modem Control Register (MCR)
Clock
Prescaler
Select
(*2)
IR
Mode
Enable
(*2)
Xon
Any
(*2)
Loop
Back
Enable
-OP2 and
INT
Enable
Out 1
0:INT
Enable
1:INT
Disable
(*1)
-RTS -DTR
+5h
(使用不可)
+6h
(使用不可)
+7h Scratch Pad Register (SPR) (*4)
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
+7h Enhanced Mode Select Registers (EMSR) (*3) (*4)
Reserved Reserved RTS Hyst
Bit 3
RTS Hyst
Bit 2
Reserved Reserved Alt.RX/TX
FIFO Count
RX/TX
FIFO Count
(*1)詳細については割り込み使用方法を参照してください。
(*2)このビットはEFRビット4＝1のとき有効になります。
(*3)このレジスタはFCTRビット6＝1のとき有効になります。
(*4)COM-4PD-PEでは「チャネル4の+7h(I/Oベースアドレス+1Fh)」が割り込みベクタレジスタとして
使われるため、チャネル4のScratch Pad Register, Enhanced Mode Select Registersは使用できません。
図
3.6.
出力ポート
(General Registers)
・出力ポート 2(Baud Rate Registers)
CHベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +0h LSB of Divisor Latch (DLL)
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
+1h MSB of Divisor Latch (DLM)
Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8
図
3.7.
出力ポート
(Baud Rate Registers)
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2008 年 4 月 14 日
・出力ポート 3(Enhanced Registers)
CHベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +0h Trigger Level / FIFO Data Count Register
Trig/FC Trig/FC Trig/FC Trig/FC Trig/FC Trig/FC Trig/FC Trig/FC
+1h Feature Control Register (FCTR)
Rx/Tx
Mode
SCPAD
Swap
Trig
Bit 1
Trig
Bit 0
RS485
Auto
control
IrRx
Inv.
-RTS
Delay
Bit 1
-RTS
Delay
Bit 0
+2h Enhanced Feature Register (EFR)
Auto
-CTS
Auto
-RTS
Special
Char,
select
Enable
IER
Bits 4-7,
ISR, FCR
Bits 4-5,
MCR
Bits 5-7
Cont-3
Tx, Rx
Control
Cont-2
Tx, Rx
Control
Cont-1
Tx, Rx
Control
Cont-0
Tx, Rx
Control
+4h Xon-1 Word
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
+5h Xon-2 Word
Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8
+6h Xoff-1 Word
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
+7h Xoff-2 Word (*1)
Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8
(*1)COM-4PD-PEでは「チャネル4の+7h(I/Oベースアドレス+1Fh)」が割り込みベクタレジスタとして
使われるため、チャネル4の「Xoff-2 Word」は使用できません。
図
3.8.
出力ポート
(Enhanced Register)
・ 出力ポート 4(割り込みベクタレジスタ)
割り込みベクタレジスタは使用するチャネルに関わらず、「I/O ベースアドレス+1Fh」を使用します。
I/Oベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +1Fh 割り込みベクタレジスタ
グローバル
割り込み
(予約)
クロック選
択 Bit 1
クロック選
択 Bit 0
図
3.9.
出力ポート
(
割り込みベクタレジスタ
)
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3.3. 割り込みベクタレジスタ
●出力ポート
+1Fh
D7
(予約)
クロック選択
00：クロック0モード(1.8432MHz)
01：クロック1モード(3.6864MHz)
10：クロック2モード(7.3728MHz)
11：クロック3モード(14.7456MHz)
●入力ポート
CH1
割り込み
0
：割り込みあり
1
：割り込みなし
+1Fh
D7 D3 D2 D1 D0
グローバル割り込み
0
：イネーブル
1
：ディセーブル
D0
D6 ～D2
グローバル割り込み
0
：ディセーブル
1
：イネーブル
CH2割り込み
0
：割り込みあり
1
：割り込みなし
CH3
割り込み *
0
：割り込みあり
1：割り込みなし
CH4割り込み *
0：割り込みあり
1：割り込みなし
(予約)
D6 ～D4
D1
*：COM-2PD-PE は CH3,CH4 割り込み使用不可です。
図
3.10
割り込みベクタレジスタ
テクニカルリファレンス<COM-2PD-PE, COM-4PD-PE>
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4. 操作手順
4.1. 割り込み機能
COM-2PD-PE, COM-4PD-PE を使用するとき、全チャネルの割り込みは 1 つの割り込み要求ラインだけ
受け付けられます。個々のチャネルの割り込みは、割り込みが発生すると割り込みベクタレジスタ
(IVR)にラッチされます。割り込みを受け付けたとき、割り込みサービスルーチン内でどのチャネルか
ら割り込みが発生したか、IVR を読み込むことで調べることができます。割り込みサービスを実行後、
割り込みサービスを抜ける前に再度 IVR を読み込み、ペンディングになっている割り込みがないか調
べる必要があります。
XR16C2850 はそれ自身で割り込みをイネーブル(使用可能)にするためと、どのチャネルが割り込みを
発生したか見分けるために内部にレジスタを持っています。このレジスタの使用方法については、
EXAR 社から出されている XR16C2850 のデータシートを参照してください。
また、COM-2PD-PE, COM-4PD-PE は PCI-Express バスと選択された IRQ ラインをアクティブとするか
しないかを決めるグローバル割り込みも持っています。
割り込みを使用するにはグローバル割り込みと各チャネルの割り込みをともにイネーブルにします。
グローバル割り込みは IVR の D7 ビット、各チャネルの割り込みはモデムコントロールレジスタ(MCR)
の D2 ビットで設定します。
グローバル割り込み(IVR の D7 ビット) 「0」を書き込み：ディセーブル(電源投入時)
「1」を書き込み：イネーブル
各チャネルの割り込み(MCR の D2 ビット) 「0」を書き込み：イネーブル(電源投入時)
「1」を書き込み：ディセーブル
使用しないチャネルの割り込みはディセーブルにしてください。
* COM-2PD-PEは、2チャネル分のみ
図
4.1
割り込み出力制御回路
以上
A-48-118
LYJK541
/