テクニカルリファレンス<COM-2P(PCI)H, COM-4P(PCI)H>
株式会社コンテック
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2007 年 12 月 11 日
3.2. I/Oポート、レジスタ詳細
XR16C2850 内部レジスタは Line Control Register(LCR)に設定する値によりポートマップが変化します。
起動時および LCR bit 7=0、LCR=0xBF 以外のとき General Registers が有効になります。
LCR bit 7=1 のとき Baud Rate Registers が有効になります。
LCR=0xBF のとき Enhanced Registers が有効になります。
以降の表に記述される各チャネルの”CH ベースアドレス”は、下表の通りです。
チャネル 1 の CH ベースアドレス I/O ベースアドレス+0h
チャネル 2 の CH ベースアドレス I/O ベースアドレス+8h
チャネル 3 の CH ベースアドレス I/O ベースアドレス+10h
チャネル 4 の CH ベースアドレス I/O ベースアドレス+18h
・入力ポート 1(General Registers)
CHベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +0h Receive Holding Register (RHR)
Data Bit 7 Data Bit 6 Data Bit 5 Data Bit 4 Data Bit 3 Data Bit 2 Data Bit 1 Data Bit 0
+1h Interrupt Enable Register (IER)
CTS
Interrupt
(*2)
RTS
Interrupt
(*2)
Xoff
Interrupt
(*2)
Sleep
Mode
(*2)
MODEM
Status
Interrupt
Receive
Line
Status
Interrupt
Transmit
Holding
Register
Receive
Holding
Register
+2h Interrupt Status Register (ISR)
FIFOs
Enable
FIFOs
Enable
RTS-CTS
Flow Ctrl
(*2)
Xoff/Special
Char
(*2)
Int
Priority
Bit 2
Int
Priority
Bit 1
Int
Priority
Bit 0
Int
Status
+3h Line Control Register (LCR)
Divisor
Latch
Enable
Set
Break
Set
Parity
Even
Parity
Parity
Enable
Stop
Bits
Word
Length
Bit 1
Word
Length
Bit 0
+4h Modem Control Register (MCR)
Clock
Prescaler
Select
(*2)
IR
Mode
Enable
(*2)
Xon
Any
(*2)
Loop
Back
Enable
-OP2 and
INT
Enable
Out 1
0:INT
Enable
1:INT
Disable
(*1)
-RTS -DTR
+5h Line Status Register (LSR)
FIFO
Error
THR&
TSR
Empty
THR
Empty
Break
Interrupt
Framing
Error
Parity
Error
Overrun
Error
Receive
Data
Ready
+6h Modem Status Register (MSR)
-CD -RI -DSR -CTS Delta
-CD
Delta
-RI
Delta
-DSR
Delta
-CTS
+7h Scratch Pad Register (SPR) (*4)
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
+7h FIFO Level Counter (FLVL) (*3) (*4)
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
(*1)詳細については割り込み使用方法を参照してください。
(*2)このビットはEFRビット4=1のとき有効になります。
(*3)このレジスタはFCTRビット6=1のとき有効になります。
(*4)COM-4P(PCI)Hでは「チャネル4の+7h(I/Oベースアドレス+1Fh)」が割り込みベクタレジスタとして
使われるため、チャネル4のScratch Pad Register, FIFO Level Counterは使用できません。
図
3.2.
入力ポート
(General Registers)
・入力ポート 2(Baud Rate Registers)
CHベース D7 D6 D5 D4 D3 D2 D1 D0
アドレス +0h LSB of Divisor Latch (DLL)
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
+1h MSB of Divisor Latch (DLM)
Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8
図
3.3.
入力ポート
(Baud Rate Registers)