AKM AK5534VN 仕様

[AK5534]

015099892-J-01 2020/07

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1. 概要

AK553xシリーズはディジタルオーディオ機器用に開発された差動入力、サンプリング周波数 8 kHz -

768 kHzの 32-bit A/Dコンバータです。111 dBのダイナミックレンジと 103 dB の S/(N+D) を低消費電

力で実現しています。

AK5534は 4 チャネルの A/D コンバータを持ち、ミキサーやマルチチャネルレコーダに最適です。4 種

類のディジタルフィルタを内蔵し、お好みの音質に合わせて選択することができます。TDM オーディオ

フォーマットに対応し DSP との接続が容易です。また、11.2 MHzまでの DSD出力が可能です。チャ

ネル加算機能を使うと 4-to-2 mode 時 114 dB 、4-to-1 mode時 114 dBにダイナミックレンジが向上し

ます。

2. 特長

 サンプリングレート: 8 kHz - 768 kHz

 入力部: 完全差動入力

 S/(N+D): 103 dB

 DR: 111 dB (4-to-2 mode: 114 dB, 4-to-1 mode: 117 dB)

 S/N: 111 dB (4-to-2 mode: 114 dB, 4-to-1 mode: 117 dB)

 内蔵フィルタ: LPF 4種類, ディジタルHPF

 電源電圧: 3.0-3.6 V (アナログ), 1.7-1.98 V or 3.0- 3.6 V (ディジタル)

 出力フォーマット: PCM mode: 24-bit/32-bit 前詰め, I

2

S or TDM

DSD mode: DSD Native 64, 128, 256

Optimal Data Placement modeによりTDM mode時のSlot利用効率を最大化

 カスケードTDM I/F: TDM512: fs= 48 kHzに対応

TDM256: fs= 96 kHz or 48 kHzに対応

TDM128: fs= 192 kHz, 96 kHz or 48 kHzに対応

 動作モード: Matert mode & Slave mode

 検出機能: 入力オーバフロー

 レジスタインタフェース: 3-wire Serial and I

2

C μP I/F(ピン設定も可)

 消費電力: 96mW (@AVDD= 3.3 V, TVDD= 3.3 V, fs= 48 kHz)

 パッケージ: 48-pin QFN

4-Channel Differential 32-bit  ADC

AK5534

    [AK5534] 
 
015099892-J-01    2020/07 
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3. 目 次 
1.  概 要 .................................................................................................................................................. 1 
2.  特 長 .................................................................................................................................................. 1 
3.  目 次 .................................................................................................................................................. 2 
4.  ブロック図 .......................................................................................................................................... 3 
■ ブロック図 ........................................................................................................................................... 3 
5.  ピン配置と機能説明 ............................................................................................................................ 4 
■ ピン配置 .............................................................................................................................................. 4 
■ 機能説明 .............................................................................................................................................. 5 
■ 使用しないピンの処理について .......................................................................................................... 7 
6.  絶対最大定格 ....................................................................................................................................... 8 
7.  推奨動作条件 ....................................................................................................................................... 8 
8.  アナログ特性 ....................................................................................................................................... 9 
9.  フィルタ特性 ..................................................................................................................................... 10 
■ ADCフィルタ特性 (fs = 48 kHz) ........................................................................................................ 10 
■ ADCフィルタ特性 (fs = 96 kHz) ........................................................................................................ 12 
■ ADCフィルタ特性 (fs = 192 kHz) ...................................................................................................... 14 
■ ADCフィルタ特性 (fs = 384 kHz) ...................................................................................................... 16 
■ ADCフィルタ特性 (fs = 768 kHz) ...................................................................................................... 17 
10.  DC特性 .......................................................................................................................................... 18 
11.  スイッチング特性 .......................................................................................................................... 19 
■ タイミング波形 ................................................................................................................................. 26 
12.  動作説明 ........................................................................................................................................ 31 
■ディジタルコア電源 ........................................................................................................................... 31 
■ 出力モード ......................................................................................................................................... 31 
■ Master modeとSlave mode ............................................................................................................... 31 
■ システムクロック .............................................................................................................................. 31 
■ オーディオインタフェースフォーマット ......................................................................................... 34 
■ Channel Summation (PCM mode, DSD mode) ................................................................................ 46 
■ Optimal Data Placement mode (PCM mode, DSD mode) ................................................................ 46 
■ CH Power Down & Channel Summation (PCM mode, DSD mode) ................................................. 46 
■ データスロット配置 .......................................................................................................................... 50 
■ ディジタルフィルタ選択機能 (PCM mode) ...................................................................................... 51 
■ ディジタルHPF (PCM mode) ............................................................................................................ 51 
■ オーバフロー検出機能 (PCM mode , DSD mode) ............................................................................ 51 
■ LDO ................................................................................................................................................... 52 
■ リセット ............................................................................................................................................ 52 
■ パワーアップ／ダウンシーケンス例 ................................................................................................. 53 
■ 動作モードコントロール ................................................................................................................... 56 
■ レジスタコントロールインタフェース ............................................................................................. 56 
■ レジスタマップ ................................................................................................................................. 62 
■ レジスタ詳細説明 .............................................................................................................................. 62 
13.  外部接続回路例 ............................................................................................................................. 65 
14.  パッケージ ..................................................................................................................................... 68 
■ 外形寸法図 ......................................................................................................................................... 68 
■ 材質・メッキ仕様 .............................................................................................................................. 68 
■ マーキング ......................................................................................................................................... 68 
15.  オーダリングガイド ...................................................................................................................... 69 
16.  改訂履歴 ........................................................................................................................................ 69 
 

[AK5534]

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4. ブロック図

■ ブロック図

Figure 1. AK5534 Block Diagram

Voltage Reference

Serial Output

Interface

Delta-Sigma

Modulator

Controller

LDO

Decimation

Filter

HPF

AIN1P

AIN1N

DIF0/DSDSEL0

DIF1/DSDSEL1

BICK/DCLK

LRCK/DSDOL1

PS/CAD0_SPI

CKS0/SDA/CDTI

CKS1/CAD0_I2C/CSN

CKS2/SCL/CCLK

CKS3/CAD1

VDD18

VREFH

1

VREFL1

VREFH2

VREFL2

LDOE

TVDD

AVDD

AVSS

DVSS

PDN

Delta-Sigma

Modulator

Decimation

Filter

HPF

AIN2P

AIN2N

Delta-Sigma

Modulator

Decimation

Filter

HPF

AIN3P

AIN3N

Delta-Sigma

Modulator

Decimation

Filter

HPF

AIN4P

AIN4N

TDMIN/DSDOR1

SDTO1/DSDOL2

SDTO2/DSDOR2

DP

TDM0

TDM1

ODP

MCLK

TEST

SLOW/DCKB

SD/PMOD

PW2

PW1

PW0

MSN

OVF

DCKS/H

PFE

I2C

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5. ピン配置と機能説明

■ ピン配置

* パッケージ裏面中央の露出パッド(Exposed Pad)は、オープンまたはグランドに接続して下さい

Figure 2. ピン配置図

DIF0/DSDSEL0

DIF1/DSDSEL1

TDM0

TDM1

PSN/CAD0_SPI

I2C

DP

HPFE/DCKS

LDOE

ODP

AIN1P

AIN1N

MSN

PW2

PW1

PW0

PDN

VDD18

DVSS

TVDD

MCLK

TEST

AIN4P

AIN4N

NC

VREFL1

VREFH1

AIN2N

AIN2P

AVDD

AVSS

AIN3P

AIN3N

VREF

H2

VREFL2

NC

SD/PMOD

SLOW/DCKB

CKS3/CAD

1

CKS2/SCL/CCLK

CKS1/CAD0_I2C/C

SN

CKS0/SDA/CDTI

OVF

SDTO2/DSDOR2

SDTO1/DSDOL2

TDMIN/DSDOR1

LRCK/DSDOL1

BICK/DCLK

48QFN

TOP VIEW

1

2

3

4

5

6

7

8

9

10

11

12

24

23

22

21

20

19

18

17

16

15

14

13

36

35

34

33

32

31

30

29

28

27

26

25

37

38

39

40

41

42

43

44

45

46

47

48

Exposed Pad (Back Face) *

[AK5534]

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■ 機能説明

No.

Pin Name

I/O

Function

Power Down

Status

1

NC

-

No internal bonding. Connect to AVSS.

-

2

VREFL1

I

ADC Low Level Voltage Reference Input Pin

-

3

VREFH1

I

ADC High Level Voltage Reference Input Pin

-

4

AIN2N

I

Channel 2 Negative Input Pin

-

5

AIN2P

I

Channel 2 Positive Input Pin

-

6

AVDD

-

Analog Power Supply Pin (AIN1-4), 3.0-3.6 V

-

7

AVSS

-

Analog Ground Pin (AIN1-4)

-

8

AIN3P

I

Channel 3 Positive Input Pin

-

9

AIN3N

I

Channel 3 Negative Input Pin

-

10

VREFH2

I

ADC High Level Voltage Reference Input Pin

-

11

VREFL2

I

ADC Low Level Voltage Reference Input Pin

-

12

NC

-

No internal bonding. Connect to AVSS.

-

13

AIN4N

I

Channel 4 Negative Input Pin

-

14

AIN4P

I

Channel 4 Positive Input Pin

-

15

TEST

I

TEST Enable Pin

-

16

MCLK

I

Master Clock Input Pin

-

17

TVDD

-

Digital I/O Buffers and LDO Power Supply Pin,

1.7-1.98 V (LDOE pin= “L”) or 3.0-3.6 V (LDOE pin= “H”).

-

18

DVSS

-

Digital Ground Pin

-

19

VDD18

I

Digital Core Power Supply Pin, 1.7-1.98 V (LDOE pin= “L”)

-

O

LDO Stabilization Capacitor Connect Pin. (LDOE pin= “H”)

Hi-z & Pull

Down with

500 Ω

20

PDN

I

Reset & Power Down Pin

“L”: Reset & Power Down, “H” : Normal Operation

-

21

PW0

I

Power Management Pin, Channel Summation Mode select Pin1

-

22

PW1

I

Power Management Pin, Channel Summation Mode select Pin2

-

23

PW2

I

Power Management Pin, Channel Summation Mode select Pin3,

-

24

MSN

I

Master/Slave Select Pin

-

25

BICK

I

Audio Serial Data Clock Input Pin in PCM & Slave Mode

(This pin is pull down by 100 kΩ internally.)

-

O

Audio Serial Data Clock Output Pin in PCM & Master Mode

(This pin is pull down by 100 kΩ internally.)

Hi-z

DCLK

O

DSD Clock Output Pin in DSD Mode

(This pin is pull down by 100 kΩ internally.)

Hi-z

26

LRCK

I

Channel Clock Input Pin in PCM & Slave Mode

(This pin is pull down by 100 kΩ internally.)

-

O

Channel Clock Output Pin in PCM & Master Mode

(This pin is pull down by 100 kΩ internally.)

Hi-z

DSDOL1

O

Audio Serial Data Output Pin for AIN1 in DSD Mode

(This pin is pull down by 100 kΩ internally.)

Hi-z

27

TDMIN

I

TDM Data Input Pin in PCM Mode

(This pin is pull down by 100 kΩ internally.)

-

DSDOR1

O

Audio Serial Data Output Pin for AIN2 in DSD Mode

(This pin is pull down by 100 kΩ internally.)

Hi-z

28

SDTO1

O

Audio Serial Data Output Pin for AIN1 and AIN2 in PCM Mode

L

DSDOL2

O

Audio Serial Data Output Pin for AIN3 in DSD Mode

L

29

SDTO2

O

Audio Serial Data Output Pin for AIN3 and AIN4 in PCM Mode

L

DSDOR2

O

Audio Serial Data Output Pin for AIN4 in DSD Mode

L

30

OVF

O

Analog Input Over Flow Flag Output Pin

L

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No.

Pin Name

I/O

Function

Power Down

Status

31

CKS0

I

Clock Mode Select Pin

-

SDA

I/O

Control Data I/O Pin in I

2

C Bus Serial Control Mode

Hi-z

CDTI

I

Control Data Input Pin in 3-wire Serial Control Mode

-

32

CKS1

I

Clock Mode Select Pin

-

CAD0_I2C

I

Chip Address 0 Pin in I

2

C Bus Serial Control Mode

-

CSN

I

Chip Select Pin in 3-wire Serial Control Mode

-

33

CKS2

I

Clock Mode Select Pin

-

SCL

I

Control Data Clock Pin in I

2

C Bus Serial Control Mode

-

CCLK

I

Control Data Clock Pin in 3-wire Serial Control Mode

-

34

CKS3

I

Clock Mode Select Pin

-

CAD1

I

Chip Address 1 Pin in I

2

C Bus or 3-wire Serial Control Mode

-

35

SLOW

I

Slow Roll-OFF Digital Filter Select Pin in PCM Mode

-

DCKB

I

Polarity of DCLK Pin in DSD Mode

-

36

SD

I

Short Delay Digital Filer Select Pin in PCM Mode

-

PMOD

I

DSD Phase Modulation Mode Select Pin in DSD Mode

-

37

DIF0

I

Audio Data Format Select Pin in PCM Mode

“L”: MSB Justified, “H”: I

2

S

-

DSDSEL0

I

DSD Sampling Rate Control Pin in DSD Mode

-

38

DIF1

I

Audio Data Format Select Pin in PCM Mode

“L”: 24-bit Mode, “H”: 32-bit Mode

-

DSDSEL1

I

DSD Sampling Rate Control Pin in DSD Mode

-

39

TDM0

I

TDM I/F Format Select Pin

* DSDモード時は、 “L”に固定してください。

-

40

TDM1

I

TDM I/F Format Select Pin

* DSDモード時は、 “L”に固定してください。

-

41

PSN

I

Control Mode Select Pin (I2C pin = “H”)

“L”:I

2

C Bus Serial Control Mode, “H” :Parallel Control Mode

-

CAD0_SPI

I

Chip Address 0 Pin in 3-wire serial control Mode (I2C pin = “L”)

-

42

I2C

I

Control Mode Select Pin

“L”: 3-wire Serial Control Mode

“H”: I

2

C Bus Serial Control Mode or Parallel Control Mode

-

43

DP

I

DSD Mode Enable Pin

“L”: PCM Mode, “H”: DSD Mode

-

44

HPFE

I

High Pass Filter Enable Pin

“L”: HPF Disable, “H”: HPF Enable

-

DCKS

I

Master Clock Frequency Select at DSD Mode (DSD Only)

-

45

LDOE

I

LDO Enable Pin

“L”: LDO Disable, “H”: LDO Enable

This pin is pulled down by 100kΩ internally.

-

46

ODP

I

Optimal Data Placement Mode Enable Pin

-

47

AIN1P

I

Channel 1 Positive Input Pin

-

48

AIN1N

I

Channel 1 Negative Input Pin

-

Note 1. ディジタル入力ピンはフローティングにしないでください。

[AK5534]

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■ 使用しないピンの処理について

使用しない入出力ピンは下記のように処理してください。

PCM mode時

区分

ピン名

設定

Analog

AIN1-4P, AIN1-4N

オープン

VREFH1-2

AVDDに接続

VREFL1-2, NC

AVSSに接続

Digital

TDMIN, TEST

DVSSに接続

SDTO1-2, OVF

オープン

DSD mode時

区分

ピン名

設定

Analog

AIN1-4P, AIN1-4N

オープン

VREFH1-2

AVDDに接続

VREFL1-2, NC

AVSSに接続

Digital

TDM0, TDM1, TEST

DVSSに接続

DSDDOL1-2, DSDDOR1-2, OVF

オープン

Note 2. 使用しないチャネルはパワーダウンしてください。

[AK5534]

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- 8 -

6. 絶対最大定格

(VSS= 0 V; Note 3)

Parameter

Symbol

Min.

Max.

Unit

電源電圧

アナログ電源 (AVDD pin)

ディジタルインタフェース電源 (TVDD pin)

ディジタルコア電源 (VDD18 pin) (Note 4)

AVDDam

TVDDam

VDD18am

−0.3

6.0

4.0

2.5

V

入力電流 (電源ピンを除く)

IIN

-

10

mA

アナログ入力電圧 (AIN1-4P, AIN1-4N pins)

VINA

−0.3

AVDD+0.3

V

ディジタル入力電圧

VIND

−0.3

TVDD+0.3

V

動作周囲温度

タブVSS接続の場合

タブオープンの場合

Ta

−40

105

70

°C

保存温度

Tstg

−65

150

°C

Note 3. 電圧はすべてグラウンドピンに対する値です。

Note 4. 1.8V LDOをオフにして(LDOE pin= “L”)、VDD18 pinに外から電源電圧を供給する場合です。

注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。

また通常の動作は保証されません。

7. 推奨動作条件

(VSS= 0 V; Note 3)

Parameter

Symbol

Min.

Typ.

Max.

Unit

電源電圧

アナログ電源 (AVDD pin)

AVDD

3.0

3.3

3.6

V

(LDOE pin= “L”) (Note 5)

ディジタルインタフェース電源 (TVDD pin)

(Note 6)

ディジタルコア電源 (VDD18 pin)

TVDD

VDD18

1.7

1.8

1.98

V

(LDOE pin= “H”) (Note 7)

ディジタルインタフェース電源 (TVDD pin)

TVDD

3.0

3.3

3.6

V

Voltage

Reference

(Note 9)

“H” voltage Reference (Note 8)

VREFH1-2

3.0

3.3

3.6

V

“L” voltage reference

VREFL1-2

-

AVSS

-

V

Note 3. 電圧はすべてグラウンドピンに対する値です。

Note 5. LDOE pin= “L”のとき、TVDD pin は VDD18 pin より先にまたは同時に立ち上げてください。

AVDD pinと TVDD pinの間及び AVDD pinと VDD18 pinの間の立上げ順序に制限はありません。

Note 6. LDOE pin= “L”のとき、TVDDは VDD18±0.1 V 以内にしてください。

Note 7. LDOE pin= “H”のとき、内部 LDOが 1.8 V を出力します。

TVDD pinと AVDD pin の電源立ち上げシーケンスを考慮する必要はありません。

Note 8. VREFH1-2は AVDD+0.1 V以下にしてください。

Note 9. VREFL1-2 は AVSS と同電位にしてください。

アナログ入力電圧は{(VREFH) – (VREFL)}に比例します。

Vin (Typ., @ 0dB) = 1.85  {(VREFH) – (VREFL)} / 3.3 [V].

注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負を負いません。

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8. アナログ特性

(特記なき場合はTa= 25 C; AVDD= 3.3 V; TVDD= 3.3 V, fs= 48 kHz, BICK= 64fs;

Signal Frequency= 1 kHz; 24-bit Data; Measurement frequency= 20 Hz-20 kHz at fs= 48 kHz,

40 Hz-40 kHz at fs= 96 kHz, 40 Hz-40 kHz at fs= 192 kHz)

Parameter

Min.

Typ.

Max.

Unit

Analog Input Characteristics:

Resolution

-

32

bit

Input Voltage (Note 10)

1.75

1.85

1.95

Vpp

S/(N+D)

fs= 48 kHz

BW=20 kHz

−1 dBFS

−20 dBFS

−60 dBFS

97

-

103

89

49

-

dB

fs= 96 kHz

BW= 40 kHz

−1 dBFS

−20 dBFS

−60 dBFS

-

103

86

46

-

dB

fs= 192 kHz

BW= 40 kHz

−1 dBFS

−20 dBFS

−60 dBFS

-

103

86

46

-

dB

Dynamic Range

(−60dBFS with A-weighted)

Not Sum. mode

4-to-2 mode

4-to-1 mode

106

-

111

114

117

-

dB

S/N

(A-weighted)

Not Sum. mode

4-to-2 mode

4-to-1 mode

106

-

111

114

117

-

dB

Input Resistance

DSD 64fs時は、2倍になります。

(DSD128, DSD256時は表の通り)

8.8

10.4

12.0

k

Interchannel Isolation

(AIN1↔AIN2, AIN3↔AIN4)

110

120

-

dB

Interchannel Gain Mismatch

-

0

0.5

dB

Power Supply Rejection (Note 11)

-

60

-

dB

Power Supplies

Power Supply Current

Normal Operation (PDN pin = “H”, LDOE pin = “H”)

AVDD+VREFH1/2

TVDD (fs= 48 kHz)

TVDD (fs= 96 kHz)

TVDD (fs= 192 kHz)

Power Down Mode (PDN pin = “L”) (Note 12)

AVDD+TVDD

-

20

9

16

15

10

26

12

21

20

100

mA

A

Note 10. ADC出力がフルスケールになる(AINnP)−(AINnN)の値です(n=1-4)。

Vin = 0.56  (VREFHm−VREFLm) [Vpp]. (m=1-2)

Note 11. VREFH1-2を一定にしてAVDD, TVDDに1 kHz, 20 mVppの正弦波を重畳した場合です。

Note 12. 全てのディジタル入力ピンをTVDDまたはTVSSに固定した時の値です。

[AK5534]

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9. フィルタ特性

■ ADCフィルタ特性 (fs = 48 kHz)

(Ta= −40 - +105 C; AVDD= 3.0-3.6 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),

VDD18= 1.7-1.98 V (LDOE pin= “L”))

Parameter

Symbol

Min.

Typ.

Max.

Unit

Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 3)

(SD pin= “L”, SLOW pin= “L”)

Passband (Note 13)

+0.001/−0.06 dB

PB

0

-

22.0

kHz

−6.0 dB

-

24.4

-

kHz

Stopband (Note 13)

SB

27.9

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 20.0 kHz

GD

-

0

-

1/fs

Group Delay (Note 14)

GD

-

19

-

1/fs

Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 4)

(SD pin= “L”, SLOW pin= “H”)

Passband (Note 13)

+0.001/−0.076 dB

−6.0 dB

PB

0

-

21.9

12.5

-

kHz

Stopband (Note 13)

SB

36.5

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 20.0 kHz

GD

-

0

-

1/fs

Group Delay (Note 14)

GD

-

7

-

1/fs

Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 5)

(SD pin= “H”, SLOW pin= “L”)

Passband (Note 13)

+0.001/−0.06 dB

PB

0

-

22.0

kHz

−6.0 dB

-

24.4

-

kHz

Stopband (Note 13)

SB

27.9

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 20.0 kHz

GD

-

2.8

1/fs

Group Delay (Note 14)

GD

-

5

-

1/fs

Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 6)

(SD pin= “H”,SLOW pin= “H”)

Passband (Note 13)

+0.001/−0.076 dB

−6.0 dB

PB

0

-

21.9

12.5

-

kHz

Stopband (Note 13)

SB

36.5

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 20.0 kHz

GD

-

1.2

1/fs

Group Delay (Note 14)

GD

-

5

-

1/fs

Digital Filter (HPF):

Frequency Response

−3.0 dB

FR

-

1.0

-

Hz

−0.5 dB

-

2.5

-

Hz

(Note 13)

−0.1 dB

-

6.5

-

Hz

Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。

例えば PB (+0.001 dB/−0.06 dB) は 0.46  fs (SHARP ROLL-OFF)で、

PB (+0.001 dB/−0.076 dB) は 0.26  fs (SLOW ROLL-OFF) になります。

Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの

MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最

大+1[1/fs]の誤差を生じる可能性があります。

[AK5534]

015099892-J-01 2020/07

- 11 -

Figure 3. SHARP ROLL-OFF (fs= 48 kHz)

Figure 4. SLOW ROLL-OFF (fs= 48 kHz)

Figure 5. SHORT DELAY SHARP ROLL-OFF (fs= 48 kHz)

Figure 6. SHORT DELAY SLOW ROLL-OFF (fs=48 kHz)

[AK5534]

015099892-J-01 2020/07

- 12 -

■ ADCフィルタ特性 (fs = 96 kHz)

(Ta= −40 - +105 C; AVDD=3.0-3.6 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),

VDD18= 1.7-1.98 V (LDOE pin= “L”))

Parameter

Symbol

Min.

Typ.

Max.

Unit

Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 7)

(SD pin= “L”, SLOW pin= “L”)

Passband (Note 13)

+0.001/−0.06 dB

−6.0 dB

PB

0

-

48.8

44.1

kHz

Stopband (Note 13)

SB

55.7

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 40.0 kHz

GD

-

0

-

1/fs

Group Delay (Note 14)

GD

-

19

-

1/fs

Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 8)

(SD pin= “L”, SLOW pin= “H”)

Passband (Note 13)

+0.001/−0.076 dB

−6.0 dB

PB

0

-

43.8

25

kHz

Stopband (Note 13)

SB

73

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 40.0 kHz

GD

-

0

-

1/fs

Group Delay (Note 14)

GD

-

7

-

1/fs

Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF (Figure 9)

(SD pin= “H”,SLOW pin= “L”)

Passband (Note 13)

+0.001/−0.06 dB

PB

0

-

44.1

kHz

−6.0 dB

-

48.8

-

kHz

Stopband (Note 13)

SB

55.7

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 40.0 kHz

GD

-

2.8

1/fs

Group Delay (Note 14)

GD

-

5

-

1/fs

Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF (Figure 10)

(SD pin=“H”, SLOW pin= “H”)

Passband (Note 13)

+0.001/−0.076 dB

PB

0

-

25

kHz

−6.0 dB

-

43.8

-

kHz

Stopband (Note 13)

SB

73

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 40.0 kHz

GD

-

1.2

1/fs

Group Delay (Note 14)

GD

-

5

-

1/fs

Digital Filter (HPF):

Frequency Response

−3.0 dB

FR

-

1.0

-

Hz

−0.5 dB

-

2.5

-

Hz

(Note 13)

−0.1 dB

-

6.5

-

Hz

Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。

例えば、PB (+0.001 dB/−0.06 dB) は 0.46  fs (SHARP ROLL-OFF)で、

PB (+0.001 dB/−0.076 dB) は 0.26  fs (SLOW ROLL-OFF)になります。

Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの

MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最

大+1[1/fs]の誤差を生じる可能性があります。

[AK5534]

015099892-J-01 2020/07

- 13 -

Figure 7. SHARP ROLL-OFF (fs= 96 kHz)

Figure 8. SLOW ROLL-OFF (fs= 96 kHz)

Figure 9. SHORT DELAY SHARP ROLL-OFF (fs=96 kHz)

Figure 10. SHORT DELAY SLOW ROLL-OFF (fs= 96 kHz)

[AK5534]

015099892-J-01 2020/07

- 14 -

■ ADCフィルタ特性 (fs = 192 kHz)

(Ta= −40 - +105 C; AVDD= 3.0-3.6 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),

VDD18= 1.7-1.98 V (LDOE pin= “L”))

Parameter

Symbol

Min.

Typ.

Max.

Unit

Digital Filter (Decimation LPF): SHARP ROLL-OFF (Figure 11)

(SD pin=“L”, SLOW pin= “L”)

Passband (Note 13)

+0.001/−0.037 dB

−6.0 dB

PB

0

-

100.2

83.7

kHz

Stopband (Note 13)

SB

122.9

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 40.0 kHz

GD

-

0

-

1/fs

Group Delay (Note 14)

GD

-

15

-

1/fs

Digital Filter (Decimation LPF): SLOW ROLL-OFF (Figure 12)

(SD pin=“L”, SLOW pin= “H”)

Passband (Note 13)

+0.001/−0.1 dB

−6.0 dB

PB

0

-

75.2

31.5

kHz

Stopband (Note 13)

SB

146

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 40.0 kHz

GD

-

0

-

1/fs

Group Delay (Note 14)

GD

-

8

-

1/fs

Digital Filter (Decimation LPF): SHORT DELAY SHARP ROLL-OFF FILTER (Figure 13)

(SD pin=“H”, SLOW pin= “L”)

Passband (Note 13)

+0.001/−0.037 dB

PB

0

-

83.7

kHz

−6.0 dB

-

100.2

-

kHz

Stopband (Note 13)

SB

122.9

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 40.0 kHz

GD

-

0.3

1/fs

Group Delay (Note 14)

GD

-

6

-

1/fs

Digital Filter (Decimation LPF): SHORT DELAY SLOW ROLL-OFF FILTER (Figure 14)

(SD pin=“H”, SLOW pin= “H”)

Passband (Note 13)

+0.001/−0.1 dB

PB

0

-

31.5

kHz

−6.0 dB

-

75.2

-

kHz

Stopband (Note 13)

SB

146

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 40.0 kHz

GD

-

0.4

1/fs

Group Delay (Note 14)

GD

-

6

-

1/fs

Digital Filter (HPF):

Frequency Response

−3.0dB

FR

-

1.0

-

Hz

−0.5dB

-

2.5

-

Hz

(Note 13)

−0.1dB

-

6.5

-

Hz

Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。

例えば PB (+0.001 dB/−0.037 dB) は 0.436  fs (SHARP ROLL-OFF)で、

PB (+0.001 dB/−0.1 dB) は 0.164  fs (SLOW ROLL-OFF)になります。

Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの

MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最

大+1[1/fs]の誤差を生じる可能性があります。

[AK5534]

015099892-J-01 2020/07

- 15 -

Figure 11. SHARP ROLL-OFF (fs=192 kHz)

Figure 12. SLOW ROLL-OFF (fs=192 kHz)

Figure 13. SHORT DELAY SHARP ROLL-OFF (fs=192 kHz)

Figure 14. SHORT DELAY SLOW ROLL-OFF (fs=192 kHz)

[AK5534]

015099892-J-01 2020/07

- 16 -

■ ADCフィルタ特性 (fs = 384 kHz)

(Ta= −40 - +105 C; AVDD= 3.0-3.6 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),

VDD18= 1.7-1.98 V (LDOE pin= “L”))

Parameter

Symbol

Min.

Typ.

Max.

Unit

Digital Filter (Decimation LPF) (Figure 15)

(SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pin に依存しません。

Frequency Response

(Note 13)

−0.1 dB

−1.0 dB

−3.0 dB

−6.0 dB

FR

-

81.75

114

137.63

157.2

-

kHz

Stopband (Note 13)

SB

277.4

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 40.0 kHz

ΔGD

-

0

-

1/fs

Group Delay (Note 14)

GD

-

7

-

1/fs

Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。

Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの

MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最

大+1[1/fs]の誤差を生じる可能性があります。

Figure 15. Frequency Response (fs = 384 kHz)

[AK5534]

015099892-J-01 2020/07

- 17 -

■ ADCフィルタ特性 (fs = 768 kHz)

(Ta= −40 - +105 C; AVDD= 3.0-3.6 V, TVDD=1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),

VDD18= 1.7-1.98 V (LDOE pin= “L”))

Parameter

Symbol

Min.

Typ.

Max.

Unit

Digital Filter (Decimation LPF) (Figure 16)

(SD pin = “X”, SLOW pin = “X”) * SD pin, Slow pinに依存しません。

Frequency Response

(Note 13)

−0.1 dB

−1.0 dB

−3.0 dB

−6.0 dB

FR

-

26.25

83.75

144.5

203.1

-

kHz

Stopband (Note 13)

SB

640.3

-

kHz

Stopband Attenuation

SA

85

-

dB

Group Delay Distortion 0 - 40.0 kHz

ΔGD

-

0

-

1/fs

Group Delay (Note 14)

GD

-

5

-

1/fs

Note 13. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。

Note 14. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてからSDTO Lchの

MSBの出力タイミングまでの時間です。また、オーディオインターフェースでの出力時に、最

大+1[1/fs]の誤差を生じる可能性があります。

Figure 16. Frequency Response (fs= 768 kHz)

[AK5534]

015099892-J-01 2020/07

- 18 -

10. DC特性

(Ta= −40-105 C; AVDD= 3.0-3.6 V, VDD18= 1.7-1.98 V (LDOE pin=“L”))

Parameter

Symbol

Min.

Typ.

Max.

Unit

TVDD= 3.0-3.6 V (LDOE pin=”H”)

High-Level Input Voltage (Note 15)

Low-Level Input Voltage (Note 15)

VIH

VIL

70%TVDD

-

30%TVDD

V

High-Level Output Voltage (Note 16)

(Iout= −100 µA)

Low-Level Output Voltage (Note 17)

(except SDA pin: Iout= 100 µA)

(SDA pin: Iout= 3 mA)

VOH

VOL

TVDD−0.5

-

0.5

0.4

V

TVDD= 1.7-1.98 V (LDOE pin=”L”)

High-Level Input Voltage (Note 15)

Low-Level Input Voltage (Note 15)

VIH

VIL

80%TVDD

-

20%TVDD

V

High-Level Output Voltage (Note 16)

(Iout= −100 µA)

Low-Level Output Voltage (Note 17)

(except SDA pin: Iout= 100 µA)

(SDA pin: Iout= 3 mA)

VOH

VOL

TVDD−0.3

-

0.3

20%TVDD

V

Input Leakage Current

Iin

-

10

A

Note 15. MCLK, PDN, PW0-2, MSN, BICK (Slave mode), LRCK (Slave mode), TDMIN, SLOW/DCKB,

SD/PMOD, CKS0/SDA (Write)/CDTI, CKS1/CAD_I2C/CSN, CKS2/SCL/CCLK, CKS3/CAD1,

DIF0/DSDSEL0, DIF1/DSDSEL1, TDM0, TDM1, PS/CAD0_SPI, I2C, DP, DCKS/HPFE, LDOE,

ODP, TEST pins

Note 16. BICK (Master mode)/DCLK, LRCK (Master Mode)/DSDOL1, DSDOR1, SDTO1/DSDOL2,

SDTO2/DSDOR2, OVF pins

Note 17. Note 16. のpin およびSDA (Read)。プルアップ抵抗の接続先はTVDD+0.3 V以内にしてくださ

い。

[AK5534]

015099892-J-01 2020/07

- 19 -

11. スイッチング特性

(Ta= −40 - +105 C; AVDD= 3.0-3.6 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),

VDD18= 1.7-1.98 V (LDOE pin=“L”), C

L

= 10 pF)

Parameter

Symbol

Min.

Typ.

Max.

Unit

Master Clock Timing (Figure 18)

fCLK

dCLK

2.048

45

-

49.152

55

MHz

%

Frequency

Duty Cycle

LRCK Frequency (Slave mode) (Figure 17)

Normal mode (TDM1-0 bits = “00”)

Normal Speed mode

Double Speed mode

Quad Speed mode

Oct Speed mode

Hex Speed mode

Duty Cycle

fsn

fsd

fsq

fso

fsh

Duty

8

54

108

-

45

-

384

768

-

54

108

216

-

55

kHz

%

TDM128 mode (TDM1-0 bits = “01”)

Normal Speed mode

Double Speed mode

Quad Speed mode

High Time

Low Time

fsn

fsd

fsq

tLRH

tLRL

8

54

108

1/128fs

-

54

108

216

-

kHz

ns

TDM256 mode (TDM1-0 bits = “10”)

Normal Speed mode

Double Speed mode

High time

Low time

fsn

fsd

tLRH

tLRL

8

54

1/256fs

-

54

108

-

kHz

ns

TDM512 mode (TDM1-0 bits = “11”)

Normal Speed mode

High Time

Low Time

fsn

tLRH

tLRL

8

1/512fs

-

54

-

kHz

ns

LRCK Frequency (Master mode) (Figure 18)

Normal mode (TDM1-0 bits = “00”)

Normal Speed mode

Double Speed mode

Quad Speed mode

Oct Speed mode

Hex Speed mode

Duty Cycle

fsn

fsd

fsq

fso

fsh

Duty

8

54

108

-

384

768

50

54

108

216

-

kHz

%

TDM128 mode (TDM1-0 bits = “01”)

Normal Speed mode

Double Speed mode

Quad Speed mode

High Time

fsn

fsd

fsq

tLRH

8

54

108

-

1/4fs

54

108

216

-

kHz

ns

TDM256 mode (TDM1-0 bits = “10”)

Normal Speed mode

Double Speed mode

High Time

fsn

fsd

tLRH

8

54

-

1/8fs

54

108

-

kHz

ns

TDM512 mode (TDM1-0 bits = “11”)

Normal Speed mode

High Time

fsn

tLRH

8

-

1/16fs

54

-

kHz

ns

Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたはRSTN

bitでリセットしてください。

[AK5534]

015099892-J-01 2020/07

- 20 -

(Ta= −40 - +105 C; AVDD= 3.0-3.6 V, TVDD= 1.7-1.98 V (LDOE pin=“L”) or 3.0-3.6 V (LDOE pin=“H”),

VDD18= 1.7-1.98 V (LDOE pin=“L”), C

L

= 10 pF)

Parameter

Symbol

Min.

Typ.

Max.

Unit

Audio Interface Timing (Slave mode)

Normal mode (TDM1-0 bits = “00”)

(8 kHz  fs  216 kHz) (Figure 19)

(LDOE pin = “H”)

BICK Period

Normal Speed mode

Double Speed mode

Quad Speed mode

BICK Pulse Width Low

BICK Pulse Width High

LRCK Edge to BICK “↑” (Note 19)

BICK “↑” to LRCK Edge (Note 19)

LRCK to SDTO (MSB) (Except I

2

S Mode)

BICK “↓”toSDTO1/2

tBCK

tBCKL

tBCKH

tLRB

tBLR

tLRS

tBSD

1/128fsn

1/128fsd

1/64fsq

32

25

-

25

ns

Normal mode (TDM1-0 bits = “00”)

(8kHz ≤ fs ≤ 216kHz) (Figure 19)

(LDOE pin = “L”)

BICK Period

Normal Speed mode(8 kHz ≤ fs ≤ 48 kHz)

Double Speed mode(48 kHz ≤ fs ≤ 96 kHz)

Quad Speed mode(96 kHz ≤ fs ≤ 192 kHz)

BICK Pulse Width Low

BICK Pulse Width High

LRCK Edge to BICK “↑” (Note 19)

BICK “↑” to LRCK Edge (Note 19)

LRCK to SDTO (MSB) (Except I

2

S Mode)

BICK “↓” to SDTO1/2

tBCK

tBCKL

tBCKH

tLRB

tBLR

tLRS

tBSD

1/128fsn

1/128fsd

1/64fsq

36

30

-

30

ns

Normal mode (TDM1-0 bits = “00”)

(fs = 384kHz, 768kHz) (Figure 20)

BICK Period

Oct Speed mode

Hex Speed mode

BICK Pulse Width Low

BICK Pulse Width High

LRCK Edge to BICK “↑” (Note 19)

BICK “↑” to LRCK Edge (Note 19)

BICK “↑” to SDTO1/2

tBCK

tBCKL

tBCKH

tLRB

tBLR

tBSDD

1/64fso

1/48fsh

12

5

-

22

ns

Note 18. 1024fs, 512fs or 768fs /256fs or 384fs /128fs or 192fs を切り換えた場合はPDN pinまたはRSTN

bitでリセットしてください。

Note 19. この規格値はLRCKのエッジとBICKの“↑”が重ならないように規定しています。

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AKM AK5534VN 仕様

AKM AK5534VN 仕様

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